JPH0779210A - 伝送システム - Google Patents

Abstract

(57)【要約】 【目的】 遅延の推移によって発生しない位相推移はデ
シンクロナズされた信号でほとんど完全に再生し得るよ
うにした伝送システムを提供せんとするものである。 【構成】 多重信号搬送装置２，３を有し、多重信号形
成用シンクロナイザ１と、デシンクロナイザ４とを具
え、デシンクロナイザは、前記信号に含まれる移送ユニ
ット（ＶＣ）データを緩衝する緩衝ストア５、これへの
データ書込みを制御する書込アドレス発生器８、前記信
号から書込アドレス発生器の制御信号を形成する制御配
置７、前記ストアからのデータの読出しを制御する読出
アドレス発生器10、前記発生器８及び10間に差分値を形
成する差分回路12、差分値から前記発生器10に供給され
る読出クロック信号を発生する回路11を具え、制御配置
７によって前記信号における１ＶＣの変移を求めると共
にこの変移を補正回路９に供給し、これにより低次のＶ
Ｃ及び高次のＶＣ間に位相差を形成し、２つの位相差の
差から生じる補正値と差分回路12からの差分値とを合成
する合成回路14を設けるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多重信号を搬送する装置
を少なくとも有し、多重信号を形成するシンクロナイザ
と、デシンクロナイザとを具え、このデシンクロナイザ
は：前記信号に含まれる移送ユニットデータをバッファ
処理するバッファストア；バッファストアへのデータの
書込みを制御する書込みアドレス発生器；前記信号から
前記書込みアドレス発生器の制御信号を形成する制御配
置；前記バッファストアからのデータの読出しを制御す
る読出しアドレス発生器；前記書込みおよび読出しアド
レス発生器間に差分値を形成する差分回路；および前記
差分値から前記読出しアドレス発生器に供給される読出
しクロック信号を発生するクロック発生回路；を少なく
とも具える伝送システムに関するものである。

【０００２】

【従来の技術】この種伝送システムは多重化信号を伝送
することができる。スタッフ同期伝送システムで伝送さ
れた信号は例えば１つ以上の高ビット速度信号に複数の
低ビット速度信号（例えば、１３９．２６４Ｍビット／
秒信号に６４＊２．０４８Ｍビット／秒信号）を含める
ことができる。かかる低ビット速度信号はスタッフ同期
信号のフレームの転送ユニットにマップすることができ
る。伝送をデジタル装置を経て行う場合にはクロック変
動のためスタッフ同期処理を行う必要があり、このスタ
ッフ同期処理の結果、フレーム内の種々の移送ユニット
をオフセットする必要がある。

【０００３】同期デジタルハイアラーキのシステムまた
はアメリカンＳＯＮＥＴ（同期オプチカルシステム）と
し得る同期伝送システムでは、任意の信号バーストの合
成、分割、分岐、供給または再ルーティングを行うこと
ができる。例えば、同期データハイアラーキの回線網ノ
ードで到来するスタッフ同期トラフィックチャネル信号
ストリーム（ヨーロッパでは２．０４８Ｍビット／秒，
３４．３６８Ｍビット／秒および１３９．２６４Ｍビッ
ト／秒）にはマッピング命令を用意することができるた
め、これらチャネル信号ストリームは１５５．５２Ｍビ
ット／秒のビット速度でＳＴＭ−１信号として均一の１
２５μｓの長い同期伝送フレーム（ＳＴＭ−１フレー
ム）の伝送リンクに伝送することができる。かかる回線
網ノードも多重化ＳＴＭ−１信号から生ずるより高いビ
ット速度ＳＴＭ−Ｎ信号（Ｎ＝４，１６，・・・）を受
けるとともに処理する。

【０００４】ＳＴＭ−１信号はフレーム状に構成される
とともに信号のペイロードの他に制御情報およびスタッ
フ同期データを含む。ＳＴＭ−１フレームは２７０列お
よび９行（２７０バイト／行）を具える。列１乃至９の
行１乃至３および５乃至９は制御およびエラー検出情報
用のいわゆるセクションオーバーヘッド（ＳＯＨ）を収
容し、構造（ＡＵペイロード構体＝ＡＵペイロード）の
残部は信号、即ち、スタッフ同期および他の制御情報信
号のデータを収容する。

【０００５】ＡＵペイロードは複数の差分コンテナ（Ｃ
−４，Ｃ−３，Ｃ−２，Ｃ−１２およびＣ−１１）を具
える。ここに云うコンテナとはデジタルペイロードのキ
ャリッジに対する基本ユニットを意味するものとする。
例えば、ＳＴＭ−１フレームは１３９．２６４Ｍビット
／秒のビット速度に対するコンテナＣ−４を有する管理
者用ユニットＡＵ−４を収容することができる。さらに
３つの管理者用ユニットＡＵ−３をＳＴＭ−１フレーム
に収容することができる。これらのユニットから例えば
管理者用ユニットＡＵ−３は４４．７３６Ｍビット／秒
のビット速度に対しコンテナＣ−３を有する。第２管理
者用ユニットＡＵ−３は例えば各々が６．３１２Ｍビッ
ト／秒のビット速度に対しコンテナＣ−２を有する例え
ば７つのトリビュタリユニットグループＴＵＧ−２を含
むことができる。さらに第３管理者用ユニットＡＵ−３
は各々が２．０４８Ｍビット／秒のビット速度に対しコ
ンテナＣ−１２有する７つのＴＵＧ−２を収容すること
ができる。他の移送ユニット（ＶＣ−４，ＶＣ−３，Ｔ
Ｕ−３，ＴＵ−２，ＴＵ−１２およびＴＵ−１１）は制
御情報およびスタッフ同期情報の加算により前記コンテ
ナから形成することができる。

【０００６】

【発明が解決しようとする課題】一般に、同期伝送シス
テムはハイアラーキ順序回線網またはシステムレベル
（例えば、ローカル回線網レベルまたは広域回線網レベ
ル）を有する。各回線網レベルは同期デジタルユニット
を具える。各同期デジタルユニットのクロック信号はア
ドレス指定されたクロック供給ユニットによって確実に
供給する。二次クロック供給ユニットは一次クロック供
給ユニットを用いて同期化する必要がある。この際の同
期化は例えばクロック信号をＳＴＭ−１信号から再生す
ることによって達成できる。従って、例えば、プライベ
ート回線網プロバイダーは任意にＳＴＭ−１信号にマッ
プされたスタッフ同期２．０４８Ｍビット／秒の信号の
みを有する。これがため、この２．０４８Ｍビット／秒
の信号は同期化の目的で用いる必要がある。

【０００７】スタッフ同期２．０４８Ｍビット／秒の信
号が複数の同期デジタル信号全体に亘って伝送される場
合には、その結果は２．０４８Ｍビット／秒信号を有す
るシンクロナイザーで形成されたＳＴＭ−１信号とデシ
ンクロナイザーで受信し且つ２．０４８Ｍビット／秒の
信号を有するＳＴＭ−１信号との間で遅延に依存する位
相推移となる。さらに、周波数および位相変位から発生
し、且つ少なくとも１つのポインタ値の変化、従ってス
タッフ同期処理を生ずる移送ユニットのバッファ充填に
依存するオフセットは２．０４８Ｍビット／秒信号の追
加の位相推移の原因となる。前述したように、ＡＵ−ポ
インタ（ＶＣ−３またはＶＣ−４がオフセットされる場
合）またはＴＵ−ポインタ（ＶＣ−２，ＶＣ−１２また
はＶＣ−１１がオフセットされる場合）の変化によって
示される追加の位相推移をデシンクロナイゼイションに
対し考慮する必要がある。

【０００８】かかるデシンクロナイゼイションは例えば
ヨーロッパ特許出願EP-A2-0435 384から既知のでシンク
ロナイザーによって実施することができる。このデシン
クロナイザーはＳＴＭ−１信号から取出す必要のあるス
タッフ同期信号に対するバッファストアを少なくとも具
える。これらの信号は制御配置（比較器および加算器の
組合せ）により制御された書込みアドレス発生器（書込
み計数器）によってバッファストアに書込むとともにこ
の書込みアドレス発生器はクロック再生回路から書込み
クロック信号を受ける。これら信号は読出しアドレス発
生器（読出し計数器）によって読出し、この読出しアド
レス計数器は最終制御素子、シグマーデルタ変調器およ
びコントローラの組合せからクロック信号を受ける。こ
のコントローラはその値は異なる回路に形成された読出
しアドレスおよび書込みアドレス間に種々の値を供給す
る。

【０００９】ＡＵポインタが変化する場合、または同期
化に用いられるスタッフ同期信号がＶＣ−２、ＶＣ−１
２またはＶＣ−１１に伝送される場合には既知のデシン
クロナイザーによればデシンクロナイズされたスタッフ
同期信号のＡＵポインタに示される位相推移を考慮する
ことができないことは明らかである。信号をスタッフ同
期システムで伝送する場合にも同様の問題が発生する。

【００１０】本発明の目的は遅延の推移によって発生し
ない位相推移はデシンクロナズされた信号でほとんど完
全に再生し得るようにした伝送システムを提供せんとす
るにある。

【００１１】

【課題を解決するための手段】本発明は多重信号を搬送
する装置を少なくとも有し、多重信号を形成するシンク
ロナイザと、デシンクロナイザとを具え、このデシンク
ロナイザは：少なくとも ・前記信号に含まれる転送ユニットデータをバッファ処
理するバッファストア； ・バッファストアへのデータの書込みを制御する書込み
アドレス発生器； ・前記信号から前記書込みアドレス発生器の制御信号を
形成する制御配置； ・前記バッファストアからのデータの読出しを制御する
読出しアドレス発生器； ・前記書込みおよび読出しアドレス発生器間に差分値を
形成する差分回路；および ・前記差分値から前記読出しアドレス発生器に供給され
る読出しクロック信号を発生するクロック発生回路；を
少なくとも具える伝送システムにおいて、前記制御配置
によって前記信号における少なくとも１つの転送ユニッ
トのオフセットを求めるとともにこの求められたオフセ
ットを補正回路に供給し、この補正回路を用いて低次の
移送ユニットおよび高次の移送ユニット間に位相差を形
成し、さらに、前記２つの位相差の差から生じる補正値
と前記差分回路からの差分値とを合成する合成回路を設
けるようにしたことを特徴とする伝送システム。

【００１２】

【作用】本発明伝送システムでは、例えば、同期デジタ
ルハイアラーキの信号を伝送するために、低次の移送ユ
ニット（例えば、移送ユニットＶＣ−１２または２．０
４８Ｍビット／秒の信号に対する移送ユニット）を設け
る場合には補正値を差分回路からの差分値と合成する点
で、ＡＵポインタ値により示される高次の移送ユニット
ＶＣ−４の位相推移を考慮する必要がある。ここに云う
“高次の移送ユニット”とは（低次の）移送ユニットを
含む移送ユニットを意味するものとする。補正値は、一
方では低次の移送ユニットの計算された位相推移によ
り、他方では高次の移送ユニット（例えば移送ユニット
ＶＣ−４）の計算された位相推移により形成する。次い
で低次の移送ユニットの位相推移を高次の移送ユニット
の位相推移から差引く。個別の位相推移はポインタバイ
トを評価することにより（例えばポインタバイトからＴ
ＵまたはＡＵポインタ値を取出すことにより）見いだす
ことができる。また位相推移はポインタバイトにおける
スタッフ同期情報の評価からも見いだすことができる。
独立同期伝送システムにおける信号の移送ユニットの位
相推移はスタッフビットから見いだすことができる。こ
れらの手段に基づき、同期信号（例えば、ＳＭＴ−１信
号）の低次の移送ユニット（例えば、移送ユニットＶＣ
−１２または２．０４８Ｍビット／秒の信号に対する移
送ユニット）によって２次クロック信号供給ユニットお
よび１次クロック信号供給ユニット間の同期化を達成す
ることができる。

【００１３】本発明の他の例では、同期伝送システム
は、その前記補正配置において、 ・計算を低次の移送ユニットのデータの平均バッファ充
填レベルで行い、 ・示された重み付きポインター値を同期信号のフレーム
期間で乗算し、且つフレーム中の高次の移送ユニットの
データバイトの数で除算することによって高次の移送ユ
ニットの位相推移を求め、 ・平均バッファ充填レベルを同期信号のフレーム期間で
乗算するとともにフレームのデータバイトの数と低次の
移送ユニットのバイトの数との積で除算することによっ
て低次の移送ユニットの平均位相推移を求め、且つ低次
の移送ユニットの平均位相推移を高次の移送ユニットの
位相推移から差引くことによって補正値を形成し得るよ
うにする。

【００１４】例えば、同期信号にマップされる２．０４
８Ｍビット／秒信号の低次の移送ユニットのデータバイ
トをバッファリング処理するバッファストアの平均バッ
ファ充填レベルを計算するために、ポインタ値（例え
ば、ＡＵ−４およびＴＵ−１２ポインタ値を評価する。
例えば２．０４８Ｍビット／秒の信号に対する移送ユニ
ットのデータバイトが同期信号（例えば、ＳＭＴ−１信
号）に現われる場合にはこれらポインタ値をポイントア
ウトする。書込みおよび読出し処理がバッファストアで
シミュレートされた後フレーム周期全体に亘って平均化
されたバッファ充填レベルを見いだす。この平均バッフ
ァ充填レベルは低次の移送ユニットＶＣ−２，ＶＣ−１
２またはＶＣ−１１に対するＳＭＴ−１信号またはこれ
らバーチュアルコンテナで転送された独立同期信号とと
もに用いて平均位相推移を形成することができる。

【００１５】重み付きＡＵポインタ値をＳＭＴ−１フレ
ーム期間（１２５μｓ）で乗算し、次いで除算を行った
後に高次の移送ユニットＶＣ−４またはＶＣ−３の位相
推移が現われる。次に、高次の移送ユニットＶＣ−４ま
たはＶＣ−３のデータバイトの数を乗算の結果により除
算する。ＡＵ−４のＡＵ−ポインタ値は値３で重み付け
するとともにＡＵ−３のＡＵ−ポインタ値は値１で重み
付けする。

【００１６】高次の移送ユニットＶＣ−２，ＶＣ−１
２，ＶＣ−１１または独立同期信号の平均位相推移は平
均バッファ充填レベルを他のファクタで乗算することに
より計算することができる。このファクタはＳＴＭ−１
フレームのデータバイトの数と移送ユニットＶＣ−２，
ＶＣ−１２，ＶＣ−１１のデータバイトまたはスタッフ
同期信号のデータバイトの数との積をＳＭＴ−１フレー
ム期間で除算することによって得ることができる。

【００１７】補正回路は各補正値の更新計算を行うかま
たは、ポインタ値をアドレスとして受けるかあるいは記
憶された補正値を出すメモリテーブル含むことによって
達成できる。このメモリテーブルが確立されると、例え
ば、ＳＭＴ−１フレームの行周期性を考慮に入れてファ
クタ９だけ減算されたものが結果となるようにする。

【００１８】原則として、差分の平均値またはこれから
取出した信号をそれぞれ計算するためには、読出しクロ
ック信号を発生するクロック発生回路をを用い、このク
ロック発生回路は少なくともコントローラおよび最終制
御素子並びに読出しアドレス発生器を具えるとともに差
分回路によって制御信号を形成する。しかし、クロック
発生回路が低い読出しクロック速度（サンプリング不
足）で作動する場合には同期信号のほぼ１フレームに亘
る差分値またはその乗算値を平均化する平均化回路を差
分回路および合成回路間に挿入してフレーム構体の影響
を防止し得るようにする必要がある。

【００１９】また、本発明はスタッフ同期信号または同
期信号を受けるデシンクロナイザーに関するものであ
り、このデシンクロナイザーは多重化信号を受信するに
当たり、この多重化信号に含まれる移送ユニットデータ
をバッファ処理するバッファストアと；このバッファス
トアへのデータの書込みを制御する書込みアドレス発生
器と；全体多重化処理からのデータの読出しを制御する
読出しアドレス発生器と；前記書込みおよびや読出し発
生器のアドレス間に差分値を形成する差分回路と；この
差分値から前記読出しアドレス発生器に供給される読出
しクロック信号を発生する読出し信号発生回路を少なく
とも具えるデシンクロナイザーにおいて、前記多重化信
号における少なくとも１つの移送ユニットのオフセット
を求めるとともに求められたオフセットを補正回路に供
給し、且つ前記低次の移送ユニットおよび高次の移送ユ
ニット間に位相差を形成する制御配列を設け、さらに、
全体２つの位相差の差から生ずる補正値と前記差分回路
からの差分値とを合成する合成回路を設けるようにした
ことを特徴とする。

【００２０】

【実施例】図面につき本発明の実施例を説明する。図１
は同期デジタルハイアラーキ信号を処理する複数の同期
デジタル装置１〜４を具える同期伝送システムを示す。
例えば、シンクロナイザーとして配列された同期デジタ
ル装置１は複数の独立同期２．０４８Ｍビット／秒の信
号を供給し、これら信号をシンクロナイザー１において
他の同期デジタル装置２に供給すべきＳＭＴ−１信号に
マップする。シンクロナイザー１においては独立同期
２．０４８Ｍビット／秒の信号のバイトをバーチュアル
コンテナＶＣ−１２（ＣＣＩＴＴ勧告Ｇ．７０９参照）
にマップする。この２．０４８Ｍビット／秒の信号のバ
イトの他に、固定された可変スタッフバイトをも挿入す
る。位相または周波数のスタッフ同期にはこの可変スタ
ッフバイトを用いる。バーチュアルコンテナＶＣ−１２
から従属ユニットＴＵ−１２を形成する。この従属ユニ
ットＴＵ−１２は１つのバーチュアルコンテナＶＣ−１
２につき４つの追加のバイトＶ１〜Ｖ４を具える。

【００２１】図２は１つのバーチュアルコンテナＶＣ−
１２の構造を線図的に示す。追加のＶバイトは３５個の
データバイトにより分離する。バイトＶ１およびＶ２は
バーチュアルコンテナＶＣ−１２の始端を示すポインタ
値を含む。従属ユニットＴＵ−１２のバーチュアルコン
テナＶＣ−１２の始端をＶ５バイトによって示す。Ｖ３
バイトによって負のスタッフ同期を可能とする。１つの
従属ユニットＴＵ−１２を４つの順次のＳＭＴ−１フレ
ームに転送する。これがため、従属ユニットＴＵ−１２
の伝送期間は５００μｓとなる。

【００２２】従属ユニットＴＵ−１２のバイトはＴＵＧ
−２の列に収納する。３つの従属ユニットＴＵ−１２の
４つの列（各々９バイト）をＴＵＧ−２に交互にマップ
するとともに７つのＴＵＧ−２をバーチュアルコンテナ
ＶＣ−３またはＴＵＧ−３にマップする。図３はこのマ
ッピングの状態を示す。各ＴＵＧ−２は１２個の列（各
列は９バイトを含む）を含み、これらバイトもＴＵＧ−
３またはＶＣ−３に交互にマップする。（各々が９バイ
トより成る）８６列を含むＴＵＧ−３は第１列に固定さ
れたスタッフバイトおよび残りの列に移送ユニットＴＵ
−１２のバイトを有する。

【００２３】図３に示すように、３つのＴＵＧ−３のバ
イトはバーチュアルコンテナＶＣ−４にマップする。こ
のバーチュアルコンテナＶＣ−４は第１列にパスオーバ
ーヘッド（ＰＯＨ）を含むとともに次の２列に固定され
たスタッフバイトを含む。３つのＴＵＧ−３の列は列４
から前に向かって交互にマップする。

【００２４】バーチュアルコンテナＶＣ−４の２つの順
次のＳＭＴ−１フレームへのマッピングを図４に概説す
る。１つのＳＭＴ−１フレームは２７０個の列および９
個の行（行当たり２７０バイト）を含む。第１の９列の
うちの行１〜３および５〜９はセクションオーバーヘッ
ド（ＳＯＨ）を含むとともに行４はＡＵポインタ（ＡＵ
−Ｐ）を含む。制御情報信号に対するペイロード、スタ
ッフバイトおよび他のバイトは列１０〜２７０の残りの
構体（ＡＵ−ペイロード構体＝Ｐ）にマップする。ＡＵ
−ポインタＡＵ−ＰはバーチュアルコンテナＶＣ−４ま
たはＶＣ−３の夫々第１ビットに関する情報、スタッフ
同期情報および他の制御情報を含む。

【００２５】同期デジタル装置２（図１）では、クロッ
ク整列を行う。次いでスタッフ同期処理を行ってバーチ
ュアルコンテナＶＣ−４がオフセットし、ＡＵ−ポイン
タ値が変化し得るようにする。同期デジタル装置３で
は、２．０４８Ｍビット／秒の信号をインターリーブす
るとともにデインターリーブする。この同期デジタル装
置３においてもクロック整列を行う。従って、ＴＵ−１
２のポインタ値が変化すると、これによりＴＵ−１２ポ
インタバイトと相俟ってスタッフ同期操作（クロック整
列）が達成される。

【００２６】デシンクロナイザーとして配列された同期
デジタル装置４では、２．０４８Ｍビット／秒の信号を
再生し得るようにする。この目的のために、ＳＭＴ−１
信号を消滅させるとともに独立同期２．０４８Ｍビット
／秒の信号を形成する。管理ユニットＡＵ−４またはＡ
Ｕ−３あるいは従属ユニットＴＵ−２，ＴＵ−１２また
はＴＵ−１１においてバーチュアルコンテナの始端を示
すために、ポインタ値を評価する必要がある。デシンク
ロナイザー４を最新の状態で構成する場合には元の信号
と再生すべき信号との間のある位相推移はスタッフ同期
操作によって完全に消去され得ないようにする。

【００２７】この点を図５および６についてさらに説明
する。図５および６の各々において上側の部分はシンク
ロナイザー１によって形成されたＳＭＴ−１フレームを
示し、このフレームは１つのバーチュアルコンテナＶＣ
−４において６４個のバーチュアルコンテナＶＣ−１２
を含む。このバーチュアルコンテナＶＣ−１２の第１、
第２、第３および第４列はバーチュアルラインによって
分離する。例として、ＴＵ−ポインタバイト（ＴＵ−ポ
インタ）をも示す。バイトＶＣ−１２の特定のチャネル
および特定の例を頂部に細線で特徴付ける。デシンクロ
ナイザー４は各図の底部に示されるＳＭＴ−１フレーム
を受ける。デシンクロナイザー４で受け且つ図５に示す
フレームは次式で示す遅延の推移の結果としてＳＭＴ−
１フレーム（フレーム期間：１２５μｓ）の２４３０Ｓ
ＭＴ−１バイトを有する１８ＳＭＴ−１バイトの位相推
移のみを有する。

【００２８】

【数１】

【００２９】位相推移がＶＣ−１２バイト（３５バイト
／ＳＭＴ−１フレーム）に関連する場合には、次式で示
される平均位相推移が生ずる。

【００３０】

【数２】 および

【００３１】

【数３】

【００３２】０．２６バイト_VC-12 は移送ユニットＶＣ
−１２に対する平均位相推移またはバッファ充填レベル
を表わす。

【００３３】この例では、デシンクロナイゼーションを
行うと、ＴＵ−１２ポインタ値が変化している場合でも
位相推移をほぼ完全に再構成することができる。

【００３４】図６において、デシンクロナイザーで受信
されたＳＭＴ−１信号はＡＵ−４ポインタ値６（１８バ
イトのオフセット）を有する。上述した計算によれば、
ＶＣ−１２バイトに関する平均位相推移はほぼ０．２６
ＶＣ−１２バイト（ほぼ０，９３μｓ）である。しか
し、補正された平均位相推移はＶＣ−４バイトに関連し
て見いだすことができる。この位相推移は１８ＶＣ−４
バイトであり、次式に示すようになる。

【００３５】

【数４】

【００３６】この例では、２．０４８Ｍビット／秒の信
号を形成するためにデシンクロナイゼーションを行う場
合には位相推移は正しく再構成されなくなる。しかし、
デシンクロナイザー４の補正回路によれば、ＶＣ−４ま
たはＶＣ−３の修正により生じ、ＡＵ−ポインタ値を変
化せしめ、従ってスタッフ同期を操作せしめる位相推移
はほぼ完全に再構成することができる。

【００３７】デシンクロナイザー４の一部分を図７に示
す。バッファストア５は例えば２．０４８Ｍビット／秒
の信号のデータバイトを受け、このデータバイトをＴＵ
−１２にマップする。移送ユニットＴＵ−１２のデータ
バイトはＳＭＴ−１信号に移送し、この信号を図７に示
す回路配置に供給する。このＳＭＴ−１信号からクロッ
ク再生回路６によりほぼ１５５．５２ＭＨｚの周波数の
書込みクロック信号ＳＴを再生する。

【００３８】この書込みクロック信号は比較器およびコ
ンパレータを具える制御配置７に供給するとともに、計
数器として配列し得る書込みアドレス発生器８に供給す
る。制御配置７に一例はヨーロッパ特許出願EP-A2-0 43
5 387に記載されている。このヨーロッパ特許出願EP-A2
-0 435 387の制御配列では、計数器の制御信号を発生さ
せ、この信号を用いてＶＣ−４に対するペイロードバイ
トを書込むようにする。この制御配置７はヨーロッパ特
許出願EP-A2-0 435 387に示す所と同様に作動するとと
もにこれを用いて制御信号により２．０４８Ｍビット／
秒の信号のデータバイトの書込みを制御する。書込みア
ドレス発生器８の制御信号の他に制御配置７によってＴ
Ｕ−ポインタ値およびＡＵ−ポインタ値を補正回路９に
も供給する。

【００３９】バッファストア５からのデータの読出しは
計数器として配列された読出しアドレス発生器１０によ
って制御し、この読出しアドレス発生器にはコントロー
ラおよび最終制御素子により形成された回路１１からほ
ぼ２．０４８ＭＨｚの速度で読出しくを供給する。この
回路１１もヨーロッパ特許出願EP-A2-0 435 387から既
知である。書込みアドレス発生器８および読出しアドレ
ス発生器１０によって発生したアドレスは、平均値メモ
リ１３に供給される差分値を形成する差分回路１２に供
給する。平均値メモリ１３によって１ＳＭＴ−１フレー
ムに亘り差分値を平均化する。補正回路９および平均値
メモリ１３の差分値を合成回路１４に供給する。この合
成回路１４によってその値を回路１１に供給する。回路
１１が低い読出しクロック速度で作動する場合にのみ平
均値メモリ１３を必要とする。この場合には回路１１で
平均化を行う。

【００４０】補正回路９は平均値メモリ１３によって平
均化された値を補正する例えば補正テーブルとし、従っ
て同期デジタル装置２および３のクロック変動によって
生じた値をバーチュアルコンテナＶＣ−４またはＶＣ−
３のオフセットを補正し得るようにする。

【００４１】補正テーブルは次のようにして形成するこ
とができる： ＡＵ−４ポインタ値：０にセットすべき； （０・・・
７８２） ＴＵ−ポインタ値：０にセットすべき； （０・・・１
３９） Ｐ−バッファ：０にセットすべき； ＡＵ−４ポインタ値＜７８３およびＴＵ−１２ポインタ
値＜１４０： 平均値を０にセット； セル０〜８に対し次の作動を行う： Ｐバイトが書込まれた場合Ｐバッファを増大； Ｐバイトが読出された場合Ｐバッファを減少； 平均値：＝平均値＋Ｐバッファ 終了。 ＡＵ−４またはＴＵ−１２ポインタの増大； ＶＣ−４位相値：＝３＊ＡＵ−４ポインタ値＊１２５／
２３４９μｓ Ｐ−位相値：＝平均値＊１２５／（２４３０＊３２）μ
ｓ 補正値：＝ＶＣ−４位相値−Ｐ位相値 終了。

【００４２】補正テーブルは各々がＡＵ−４およびＴＵ
−１２ポインタ値を発生する補正値を含む必要がある。
まず最初、メモリストア５のバッファ充填レベルをシミ
ュレートする。このバッファ充填レベルは平均値として
示す。従ってＳＴＭ−１フレームの各バイトに対しバイ
トが書込まれたか、または記憶されたバイトが読出され
たかをチェックする。このチェックのためにも、割当て
られたＶＣ−１２の位置を示すＴＵ−ポインタ値が必要
である。これがため平均値は最も新しく形成された平均
値をＰバッファの内容に加えることによって形成する。
このＰバッファには２．０４８Ｍビット／秒の信号のバ
イトのみを書込む。

【００４３】バッファ充填レベルが計算されると、ＡＵ
−４ポインタ値またはＴＵ−１２ポインタ値が増大す
る。従ってＶＣ−４位相値とＰ位相値との差を補正値と
して用いる。高次の移送ユニットＶＣ−４お位相推移を
示すこのＶＣ−４位相値はＡＵ−４ポインタ値をＳＴＭ
−１フレームの期間（１２５μｓ）で３回乗算し且つ除
算することによって形成する。この目的のため、ＶＣ−
４バイトの数を上記乗算の結果で除算する。このＰ位相
値は独立同期２．０４８Ｍビット／秒の信号の平均位相
推移を示す。

【００４４】例えば、ＳＴＭ−１フレームの行周期性を
考慮する場合には補正テーブルに少数の補正値を含める
ことができる。

【００４５】補正値を、この場合プロセッサとして配列
された補正回路９で直接計算する場合にはプログラムの
運行も上述した所と同様となる。しかし、この場合補正
値のみを現在のポインタ値に対し計算する必要がある。

【図面の簡単な説明】

【図１】同期伝送システムを示すブロック回路図であ
る。

【図２】図１に示す同期伝送システムのシンクロナイザ
ーに形成されるＶＣ−１２を示す説明図である。

【図３】図１に示すシンクロナイザーに形成すべきシン
クロナイザーに形成すべきＶＣ−４およびＶＣ−４にマ
ップすべきＶＣ−１２を示す説明図である。

【図４】図１に示すシンクロナイザーで形成された２つ
の順次のＳＭＴ−１フレームを示す説明図である。

【図５】図１に示すシンクロナイザーに発生された各Ｓ
ＭＴ−１フレームと図１に示す同期伝送システムのデシ
ンクロナイザーに供給された各ＳＭＴ−１フレームを示
す説明図である。

【図６】図１に示すシンクロナイザーに発生された各Ｓ
ＭＴ−１フレームと図１に示す同期伝送システムのデシ
ンクロナイザーに供給された各ＳＭＴ−１フレームを示
す説明図である。

【図７】図１に示す同期伝送システムのデシンクロナイ
ザーに含まれる回路配置の一部分を示す回路図である。

【符号の説明】

１ シンクロナイザー ２，３ 同期デジタル装置 ４ デシンクロナイザー ５ バッファストア ６ クロック再生回路 ７ 制御配列 ８ 書込みアドレスは発生器 ９ 補正回路 １０ 読出しアドレス発生器 １１ 読出しクロック信号発生器 １２ 差分回路 １３ 平均値メモリ １４ 合成回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 多重信号を搬送する装置（２，３）を少
   なくとも有し、多重信号を形成するシンクロナイザー
   （１）と、デシンクロナイザー（４）とを具え、このデ
   シンクロナイザは：少なくとも ・前記信号に含まれる移送ユニットデータをバッファ処
   理するバッファストア（５）； ・バッファストア（５）へのデータの書込みを制御する
   書込みアドレス発生器（８）； ・前記信号から前記書込みアドレス発生器（８）の制御
   信号を形成する制御配置（７）； ・前記バッファストア（５）からのデータの読出しを制
   御する読出しアドレス発生器（１０）； ・前記書込みおよび読出しアドレス発生器（８，１０）
   間に差分値を形成する差分回路（１２）；および ・前記差分値から前記読出しアドレス発生器（１０）に
   供給される読出しクロック信号を発生するクロック発生
   回路（１１）を少なくとも具える伝送システムにおい
   て、前記制御配置（７）によって前記信号における少な
   くとも１つの転送ユニットのオフセットを求めるととも
   にこの求められたオフセットを補正回路（９）に供給
   し、この補正回路を用いて低次の移送ユニットおよび高
   次の移送ユニット間に位相差を形成し、さらに、前記２
   つの位相差の差から生じる補正値と前記差分回路（１
   ２）からの差分値とを合成する合成回路（１４）を設け
   るようにしたことを特徴とする伝送システム。
2. 【請求項２】 前記補正配置（９）においては、 ・計算を低次の移送ユニットのデータの平均バッファ充
   填レベルで行い、 ・示された重み付きポインター値を同期信号のフレーム
   期間で乗算し、且つフレーム中の高次の移送ユニットの
   データバイトの数で除算することによって高次の移送ユ
   ニットの位相推移を求め、 ・平均バッファ充填レベルを同期信号のフレーム期間で
   乗算するとともにフレームのデータバイトの数と低次の
   移送ユニットのバイトの数との積で除算することによっ
   て低次の移送ユニットの平均位相推移を求め、且つ低次
   の移送ユニットの平均位相推移を高次の移送ユニットの
   位相推移から差引くことによって補正値を形成するよう
   にしたことを特徴とする請求項１に記載の同期伝送シス
   テム。
3. 【請求項３】 前記補正回路（９）においては、 ・計算を移送ユニットＶＣ−２，ＶＣ−１２，ＶＣ−１
   １のデータバイトまたは独立同期信号の平均バッファ充
   填レベルで行い、 ・重み付きＡＵポインター値をＳＴＭ−１フレーム期間
   で乗算するとともに工事の移送ユニットＶＣ−４または
   ＶＣ−３のデータバイトの数で除算することによって求
   め、 ・前記平均バッファ充填レベルをＳＭＴ−１フレーム期
   間で乗算するとともにＳＴＭ−１フレームのデータバイ
   トの数と移送ユニットＶＣ−２，ＶＣ−１２，ＶＣ−１
   １のデータバイトまたは独立同期信号のデータバイトの
   数との積で除算することによって移送ユニットＶＣ−
   ２，ＶＣ−１２，ＶＣ−１１の平均位相推移を求め、 ・移送ユニットＶＣ−２，ＶＣ−１２，ＶＣ−１１のデ
   ータバイトまたは独立同期信号の平均位相推移を移送ユ
   ニットＶＣ−４またはＶＣ−３の位相推移から差引くこ
   とによって補正値を求めるようにしたことを特徴とする
   請求項１または２に記載の同期デジタルハイアラーキの
   信号を伝送する同期伝送システム。
4. 【請求項４】 前記補正回路（９）にはポインター値を
   アドレスとして受けるとともに記憶された補正値を発生
   するメモリテーブルを含むことを特徴とする請求項１〜
   ３の何れかの項に記載の同期伝送システム。
5. 【請求項５】 同期信号のフレーム全体に亘って差分値
   を平均化する回路（１３）を全体差分回路（１２）およ
   び合成回路（１４）間に挿入することを特徴とする請求
   項１〜３の何れかの項に記載の同期伝送システム。
6. 【請求項６】 多重化信号を受信するに当たり、この多
   重化信号に含まれる移送ユニットデータをバッファ処理
   するバッファストア（５）と；このバッファストア
   （５）へのデータの書込みを制御する書込みアドレス発
   生器（８）と；全体多重化処理からのデータの読出しを
   制御する読出しアドレス発生器（１０）と；前記書込み
   およびや読出し発生器（８，１０）のアドレス間に差分
   値を形成する差分回路（１２）と；この差分値から前記
   読出しアドレス発生器（１０）に供給される読出しクロ
   ック信号を発生する読出し信号発生回路（１１）を少な
   くとも具えるデシンクロナイザーにおいて、前記多重化
   信号における少なくとも１つの移送ユニットのオフセッ
   トを求めるとともに求められたオフセットを補正回路
   （９）に供給し、且つ前記低次の移送ユニットおよび高
   次の移送ユニット間に位相差を形成する制御配列（７）
   を設け、さらに、全体２つの位相差の差から生ずる補正
   値と前記差分回路（１２）からの差分値とを合成する合
   成回路（１４）を設けるようにしたことを特徴とするデ
   シンクロナイザー。