JPH04211534A - データ伝送方法 - Google Patents

データ伝送方法

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JPH04211534A
JPH04211534A JP3010313A JP1031391A JPH04211534A JP H04211534 A JPH04211534 A JP H04211534A JP 3010313 A JP3010313 A JP 3010313A JP 1031391 A JP1031391 A JP 1031391A JP H04211534 A JPH04211534 A JP H04211534A
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ジェームス　ジェイ．キャステラノ
John H Leshchuk
ジョン　エイチ．レシュチャック
Michael L Steinberger
マイケル　ルイス　スタインバーガー
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
    • H04J2203/0094—Virtual Concatenation

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  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速非標準チャネルデ
ータ信号をデマルチプレクスし、その各信号を商用通信
網を通して遠隔の受信機へ伝送されるように低速標準チ
ャネルデータ信号へ適合させる逆マルチプレクサ技法に
関する。その受信側では、逆デマルチプレクサが、受信
した標準データ信号の適合化及びマルチプレクスを行い
、元の高速非標準チャネルデータ信号を再生して宛先の
ユーザに伝送する。
【０００２】
【従来の技術】近年、例えば、ＳＯＮＥＴ　ＳＴＳ１の
５１．８４Ｍｂ／ｓおよびＳＯＮＥＴ　ＳＴＳ３の１５
５．５２Ｍｂ／ｓの転送速度、１２０Ｍｂ／ｓ以上の高
品位テレビのプログラミング、およびＧｂ／ｓ以上のス
ーパーコンピュータの転送速度のような１０Ｍｂ／ｓか
ら１Ｇｂ／ｓの間のデータ速度による通信に対するかな
りの要求がある。このような用途においては、例えば４
５Ｍｂ／ｓＤＳ３の速度を用いる現在ある電気通信網に
よってデータ・メッセージを直接送信することはできな
い。そのような特殊化された用途のデータ速度は、現在
ある電気通信網によって使用されるデータ速度より大き
くて調和しない。従って、このような用途のデータ・メ
ッセージを遠隔地どうしで送信するには、それらの遠隔
地を連絡する個別の特別に設計した電気通信網を作るこ
とが必要になる。そのような遠隔地が、米国全土におよ
ぶような広範囲にわたって広がっている場合、長距離で
あれ、短距離であれ、異なる特殊化された用途のそれぞ
れを支持するために施設を建設することは、開発費ゆえ
に正当化されないこともある。
【０００３】それに代わるもう１つの解決方法は、各用
途の基準を満たす特殊化されたデータ速度変換器を設計
することであろう。この事については、例えば１９８２
年３月３０日にエフ・フェリンガ（Ｆ．Ｆｅｌｌｉｎｇ
ｅｒ）他に発行された米国特許第４，３２２，８４４号
にある。同特許では、送受信同期化器によって、第１の
速度および第１のフォーマットを有するデータ・フレー
ムと第２の速度および第２のフォーマットを有するデー
タ・フレームとの間に双方向の速度変換を与える。この
ような同期化器では、第１フレーム期間に、第１フレー
ムのデータが第１の速度で、第２フレームのデータが第
２の速度で、第１および第２の別個のバッファ・メモリ
にそれぞれ格納され、第２フレーム期間に、データの各
フレームが他方の速度で読み出される。さらに、第２フ
レーム期間には、第３フレームのデータが第２の速度で
、第４フレームのデータが第１の速度で第１および第２
のバッファ・メモリにそれぞれ読み込まれ、第３フレー
ム期間に、もう一方の速度で読み出される。１９８５年
１２月１０日にエル・アール・ノビック（Ｌ．Ｒ．Ｎｏ
ｖｉｃｋ）に発行された米国特許第４，５５８，４４５
号に別の同期化器が示されている。この特許では、交互
に変化するデータ・ビットおよびデータ境界ビットから
なる混成データ・ストリームを付属の速度変換器によっ
て発生し、このような出力データ速度に対する混成スト
リームを同期化器によって増加させる。このような特殊
化された装置は、高価であり、それぞれ異なる用途に関
係付けられた異なるデータ速度を変換するには、新たな
設計が必要となり、すべての用途には使用できないこと
もある。
【０００４】
【発明が解決しようとする課題】従って、従来の技術に
残された課題は、特殊化された用途において比較的高い
データ速度の信号を現存の比較的低いデータ速度の電気
通信網を介して経済的に送ることを可能とする技術を提
供し、もって高価な特殊化されたデータ速度の高い短距
離通信網、長距離通信網、または高価な特殊化されたデ
ータ速度変換器を作ることを避け、さらに、現存の通信
網の未使用の能力をさらに経済的に使用できるようにす
ることである。
【０００５】
【課題を解決するための手段】従来の技術における前記
の課題は、逆マルチプレクサ技術および逆デマルチプレ
クサ技術に関する本発明によって解決することができた
。逆マルチプレクサは、高データ速度の入力信号をその
小片からなる複数の小区分出力信号へとデマルチプレク
ス（多重解除）するデマルチプレクサと、それらの小区
分出力信号の各々を後に受信機において再び同期化でき
るようにする同期化手段を備えている。そして、現存の
設備を介して送るために、そのような小区分の出力速度
の信号の１つ以上をプログラマブル・マルチプレクサに
よってマルチプレクス（多重化）する。
【０００６】その他の本発明の特徴は、添付図面を参照
しつつ以下の説明をたどる過程でさらに明かとなろう。
【０００７】
【実施例】第１図は、相互接続され本発明による典型的
な通信システムを形成する逆マルチプレクサと遠隔地の
逆デマルチプレクサの各々に対する典型的な構造を表す
。決して制限のためではなく、説明のみを目的として、
本発明の以下の説明は、（１）典型的なＳＯＮＥＴ　Ｓ
Ｔ３の１５５．５２Ｍｂ／ｓ速度の入力信号を受信し、
そのような入力信号を従来の通信システムの４つの典型
的なＤＳ３の４５Ｍｂ／ｓ速度のチャネル（ＣＨ．１〜
ＣＨ．４）１５１〜１５４を介して送る典型的な逆マル
チプレクサ１０と、（２）逆マルチプレクサから典型的
な４つのＤＳ３チェネル信号を受信して、典型的な元の
ＳＯＮＥＴ　ＳＴ３信号を再構築する遠隔地の典型的な
逆デマルチプレクサ２０とに充てることとする。入力信
号は、遠隔地どうしの間で伝送するための通信システム
によって用いられる通信チャネル１５のデータ速度より
早いＳＯＮＥＴ　ＳＴ３信号以外のデータ速度から成っ
ていても良い。
【０００８】第１図に例としての逆マルチプレクサ１０
を示す。この逆マルチプレクサ１０は、デマルチプレク
サ（ＤＭＵＸ）１１、同期化手段（ＳＹＮＣＨ））１２
、複数Ｎ＝４の速度調節手段から成る。速度調節手段は
、適切な手段で構成可能であるが、以下においては、プ
ログラマブル・マルチプレクサ（ＰＭＵＸ）１３１〜１
３４との関連において説明する。動作中、デマルチプレ
クサ（ＤＭＵＸ）１１は、典型的なＳＯＮＥＴ　ＳＴ３
の１５５．５２Ｍｂ／ｓのデータ速度の入力信号を受信
し、その入力信号を複数の小区分出力信号へとデマルチ
プレクスする。このとき、各小区分出力信号は、典型的
な標準の４５Ｍｂ／ｓのＤＳ３チャネル１５の伝送デー
タ速度を下回るデータ速度を含む。このようにデマルチ
プレクスすることにより、（１）入力データ速度の僅か
な部分であるデータ速度と、（２）通信システムのチャ
ネル１５のデータ速度を下回るデータ速度とを有する小
区分出力信号が生成される。尚、各小区分出力信号は、
通信信号のチャネル１５のデータ速度を下回るデータ速
度を有するが、他の何れの小区分出力信号のデータ速度
に等しいデータ速度を有する必要はない。しかし、単に
説明のために、デマルチプレクサ（ＤＭＵＸ）１１が、
４５Ｍｂ／ｓの典型的なＤＳ３チャネル１５の伝送デー
タ速度を下回る３８．８８Ｍｂ／ｓの等しいデータ速度
をそれぞれ有する４つの小区分出力信号を生成するもの
と仮定する。
【０００９】尚、デマルチプレクサ（ＤＭＵＸ）１１は
、小区分出力信号の各々が使用中の通信システムのチャ
ネル１５伝送データ速度を下回るデータ速度を有する限
り、小区分出力信号を速度が等しくても等しくなくても
４以上の任意の数だけ生成することが可能である。前記
の例では、現在の例としての１５５．５２Ｍｂ／ｓの速
度の入力信号に対して少なくとも４つの小区分出力信号
が必要である。なぜなら、これより少ない数では、例と
しての４５Ｍｂ／ｓチャネル１５データ速度を上回るデ
ータ速度を有する小区分出力信号を少なくとも１つ以上
生成することになるからである。これらのデマルチプレ
クサ１１の小区分出力信号の各々は、別個の通信路１４
、またはチャネルなどの他の手段によって同期化手段（
ＳＹＮＣＨ）１２に送られる。
【００１０】同期化手段（ＳＹＮＣＨ）１２は、同期化
手段１２の好ましい実施例のために、第６図に示したよ
うにデマルチプレクサ（ＤＭＵＸ）１１からの各小区分
出力信号に対し別個の同期化器を備えることも可能であ
る。第６図に送信側の好ましい同期化器（ＳＹＮＣＨ）
１２４の典型的な構造を示す。この同期化器１２４は、
弾性メモリ４０、マーカー挿入回路４１、ならびに低域
通過フィルタ（ＬＰＦ）４２および電圧制御発振器（Ｖ
ＣＯ）４３から成るフェーズ・ロック・ループから成る
。 動作中、逆マルチプレクサ１０において、入力データ速
度（例えば、１５５．５２Ｍｂ／ｓ）のクロックが受信
され、デマルチプレクサ１１からの入力の小区分出力信
号のデータ速度（例えば、３８．８８Ｍｂ／ｓ）で小区
分クロック信号を生成するために、Ｎ（例えば、Ｎ＝４
）で除算される。小区分クロック信号は、同期化器１２
１〜１２４の各々に与えられるが、簡単にするために、
第６図の現在の例では、同期化器１２４のみが、このク
ロック信号を受信するかのように示してある。同期化器
１２ｉにおいて、弾性メモリ（ｅｌａｓｔｉｃ　ｓｔｏ
ｒｅ）４０は、小区分出力データとクロック信号を受信
し、所定の間隔でマーカーを挿入できるようにデータ・
ストリームに隙間を配置する。マーカー挿入回路４１は
、弾性メモリ４０からのデータと、低域フィルタ（ＬＰ
Ｆ）４２およびＶＣＯ４３からなるフェーズ・ロック・
ループの出力からのクロック信号とを受信し、弾性メモ
リ４０からの小区分出力データ・ストリームにマーカー
信号を周期的に挿入する。また、マーカー挿入回路４１
は、フェーズ・ロック・ループからのクロックに関係付
けられたクロック信号を弾性メモリ４０に与え、さらに
同期化器１２４が主同期化器の場合には、同期パルスを
外部の他の同期化器１２１〜１２３にそれぞれ供給する
。他の同期化器１２１〜１２３の各々は、同期化器１２
４のマーカー挿入回路４１からの同期パルスを、同期化
器１２４の一部として示したフェーズ・ロック・ループ
４２、４３によって与えられる入力クロック信号と共に
使用する。そして、マーカー挿入回路４１からのデータ
信号およびクロック信号は、関係付けられたＰＭＵＸ１
３ｉに送られる。従って、各同期化器は、同期パルスに
応じて、ＤＭＵＸ１１からの各小区分出力信号に同期マ
ーカーを挿入し、その同期化した小区分出力信号を関係
するＰＭＵＸ１３ｉに渡す。以降の説明のために、ＤＭ
ＵＸ１１からの３８．８８Ｍｂ／ｓの小区分出力信号が
各同期化器１２ｉにおける関係付けられたマーカー信号
の挿入によって各同期化器１２の出力において３９．０
０Ｍｂ／ｓに増加したものと仮定する。
【００１１】同期化手段１２からの４つの同期化された
データ速度の小区分出力信号は、それぞれＰＭＵＸ１３
１〜１３４の別の１つの入力に与えられる。第１図の典
型的な構造の各ＰＭＵＸは、データ・ポートＡにおいて
データ速度３９Ｍｂ／ｓで単一の入力信号を受信するの
みで、データ・ポートＢでは信号を受信しないので、Ｐ
ＭＵＸ１３１に関する次の説明は、ＰＭＵＸ１３２〜１
３４の各々にも適用される。しかし、何れの逆マルチプ
レクサも２つの機能、即ち、分流信号の同期化および速
度調節を含む必要がある点に注意を要する。分流信号の
同期化は、回路部分、相互接続ケーブル、および電線ま
たは光ファイバの違いによるチャネル１５のＤＳ３伝送
路の長さの差異を自動的に保証するために必要となる。 この問題は、送信端において伝送路、即ちチャネル１５
の各々に同期化したデジタル・マーカーを挿入し、受信
端においてそのマーカー情報を用いてフレームを整列し
直すことによって、解決することができる。この整列し
直す過程で必要な遅れは、大きな弾性メモリによって与
えることができる。
【００１２】速度調節という２番目の機能は、入力信号
のデータ速度が都合良く典型的ＤＳ３のチャネル速度の
倍数であることはまずないので、常に必要となる。この
解決方法は、典型的なＤＳ３の速度にまで入ってくるデ
ータを詰めるために、典型的なＤＳ３フレーム内部の固
定された位置にもう１つのデータ源からのデータを挿入
することである。このような同期処理が、本出願と同じ
日にアール・アール・マクナイト（ＭｃＫｎｉｇｈｔ）
他のために提出され、同じ代理人に指定された共同係属
中の特許出願番号第４５９，９２９号にある。第１図の
構成には、各ＰＭＵＸ１３へのデータ・ポートＡにおけ
る活性な入力を１つしか示していないが、前記のアール
・アール・マクナイト他に対する共同係属中の特許出願
には、データ・ポートＢなどにおける他のデータ源から
のデータの挿入が示されている。そのような構造は、単
一の入力を有するＰＭＵＸ１３１の動作を一度説明すれ
ば、簡単に説明される。
【００１３】ＰＭＵＸ１３１は、典型的な同期化された
３９Ｍｂ／ｓの小区分入力信号を受信し、容量域の入力
要求を時間域に写像することにより信号がＤＳ３のフレ
ームにほぼ均等に分配されるように、受信した信号をす
べて４５Ｍｂ／ｓのＤＳ３のフレームに挿入する。前記
のアール・アール・マクナイト他に対する共同係属中の
特許出願において詳細に説明したように、ＰＭＵＸは、
２段階または３段階の位数逆転法によって、これを行う
ことができる。位数逆転法の基本的な目的は、容量域か
ら時間域への写像を与えることである。
【００１４】第２図は、入力データ・ポートＡに３９Ｍ
ｂ／ｓの小区分出力信号のみを含むＰＭＵＸ１３１に対
する２段階位数逆転法のための容量域から時間域への写
像の例を示す。説明のために、各容量域タイム・スロッ
トが例えば１Ｍｂ／ｓの容量を表す４５の一連の容量域
タイム・スロット（ＣＴＳ００〜４４）からなる容量フ
レーム３０を容量域に含まれるものと仮定する。この例
に付いては、データ・ポートＡは、同期化手段（ＳＹＮ
ＣＨ）１２から３９Ｍｂ／ｓのデータ速度の小区分出力
信号を受信する。データ・ポートには整数の容量タイム
・スロット（ＣＴＳ）しか割り当てることができないの
で、データ・ポートＡには、容量域フレームの隣接する
区分内に３９ＣＴＳが割り当てられた。第４図の非同期
パルス充填アルゴリズム７２は、選択により、小区分出
力信号に必要でないＣＴＳの何れの部分を満たすにも使
用することができる。容量域フレーム３０のために第２
図で示したように、データ・ポートＡは、３９Ｍｂ／ｓ
の容量条件に適合するように、ＣＴＳ００〜３８が任意
に割り当てられる。尚、データ・ポートＡは、他のデー
タポート（例えば、データ・ポートＢ）の条件と重複し
ない容量域フレーム３０の００〜４４ＣＴＳの任意の部
分を割り当てることも可能である点に注意を要する。
【００１５】この位数逆転法の第１段階によれば、容量
域のＣＴＳアドレスは、数の基の集合から取った所定数
の数（例えば、００〜４４ＣＴＳに対して３個の数）と
して分解される。さらに詳細には、使用するべき数の基
を決定するには、共に掛け合わせた場合に容量域フレー
ム３０のＣＴＳの数を与えるような数の組み合わせを使
用すれば良い。例えば、容量域フレーム３０の４５のＣ
ＴＳに対しては、掛け合わせて４５という値を与える９
と５、３と１５、そして３と３と５のような組み合わせ
である。次の計算には、これらの組み合わせの何れも使
用することができるが、この方法の例としてより明快に
するために、以下の例では数の基３、３、および５を使
用する。一般に、単に５と９というより、３と３と５の
ように多数の組み合わせの方が、時間域フレーム３１に
おける時間域タイム・スロット（ＴＤＴＳ）の間のＣＴ
Ｓの分布が幾分さらに均等になる。しかし、分布の一様
性を得るには、３の因数は、独立しているより、他の因
数と組み合わせるのが最も良い。従って、３、３および
５という数体系を使用する場合、利用可能な数の範囲は
、当分野で周知のように、それぞれ０〜２、０〜２、お
よび０〜４となる。代表的な数体系を選ぶために容量域
のＣＴＳ数を分解する場合、現在の位数逆転法の第１段
階では、次の式を用いる。 　　　　　　Ｘ＝Ｘ１・３・５＋Ｘ２・５＋Ｘ３　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　（１）ここで、Ｘは、ＣＴＳアドレス、Ｘ１から
Ｘ３は、ＣＴＳアドレスＸを生成するために代入するべ
き整数である。
【００１６】第３図は、各ＣＴＳアドレスを生成するた
めに式（１）で関係付けられたデーターベースの数と掛
け合わせる必要のあるＸ１〜Ｘ３のいろいろな値を例示
する表である。例えば、第２図の容量域フレーム３０に
おいてＸ＝００であり、データ・ポートＡの最初のＣＴ
Ｓを表している場合のＣＴＳアドレスに対しては、Ｘ１
〜Ｘ３は、Ｘ＝００を与えるために式（１）においてゼ
ロに等しくなければならない。同様に、データ・ポート
Ａの最後のＣＴＳを表す第２図のフレーム３０のＸ＝３
８なるＣＴＳアドレスに対しては、３０＋５＋３＝３８
となるためには、Ｘ１は２に等しく、Ｘ２は１に等しく
、Ｘ３は３に等しい必要がある。
【００１７】容量域フレーム３０で使用される各ＣＴＳ
に対して前記の第１段階を終了すると、第２段階では、
（１）数の基の順序と（２）Ｘｉ　の値とを反転するこ
とにより位数逆転法を実施し、式（１）の生成と同様の
要領で次の式を生成する。 　　　　　　Ｙ＝Ｘ３・３・３＋Ｘ２・３＋Ｘ１　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　（２）ここで、Ｙは、第２図の容量域フレーム３
０のＣＴＳに対し、４５のタイム・スロットからなる典
型的なＤＳ３時間域フレーム３１において関係付けられ
た代表のタイムス・ロットである。例えば、データ・ポ
ートＡに割り当てられた容量域３０のＣＴＳ０５に対し
、第２図の表によれば、Ｘ＝０５を生成するには、式（
１）のＸ１とＸ３は、Ｘ２が１に等しい限り、０に等し
い。これらのＸｉの値を式（２）に代入すると、Ｙ＝０
３となり、時間域フレーム３１のタイム・スロット０３
を表す。従って、フレーム３０のＣＴＳ０５にあるデー
タは、この２段階位数逆転法を用いて、時間域フレーム
３１のタイム・スロット０３におけるデータとして第１
図のチャネル（ＣＨ．１）１５１　によって伝送される
。同様に、第２図の表から分かるように、ＣＴＳ０８と
２３に割り当てられたデータは、時間域フレーム３１の
それぞれのタイム・スロット３０と３１にチャネル１５
１　によって伝送される。このように、データ・ポート
Ａに対しフレーム３０において隣接して割り当てられた
容量域タイム・スロットは、時間域フレーム３１にわた
って幾分一様に分配されるが、それらは、ＣＴＳ３９〜
４４に対する未使用のＣＴＳであり、充填される。
【００１８】代わりに３段階位数逆転法を用いて、容量
域フレーム３０のＣＴＳのより均一な分布を与えること
ができる。この３段階位数逆転法では、式（１）を用い
る前述の２段階法の第１段階が、３段階位数逆転法の第
１段階として繰り返される。３段階位数逆転法の第２段
階では、決定したＸ１〜Ｘ３の値から相当するＹ１〜Ｙ
３の値への変換を、アール・アール・マクナイト他の共
同係属中の特許出願の説明にあるようなモジュラ演算を
用いて、行うことが必要となる。３段階位数逆転法の第
３段階では、次の式を用いる。 　　　　　　Ｙ＝Ｙ３・３・３＋Ｙ２・３＋Ｙ１　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　（３）この式は、式（２）と同様に導かれるが、
式（２）のＸｉの値にＹｉを代入したものである。尚、
現在の２段階および３段階の方法の利点は、タイム・ス
ロットが時間域フレーム内でほぼ一様に分配され、しか
も容量域の全ＣＴＳが時間域フレーム３１の内側に写像
されることが保証されていることである。
【００１９】前記の２段階および３段階の方法を実施す
るためのプログラマブル・マルチプレクサ１３１　の典
型的な構造を第４および５図に示す。第４図において、
フレーム・カウンタ６０は、第２図の時間域フレーム３
１のタイム・スロット数に関係する２進値出力を与える
複数の分割回路６１〜６３を通るクロック信号を受信す
る。説明のために、第４図のＰＭＵＸの次の説明は、数
の基３、３および５を用いる４５のＣＴＳからなる容量
域および時間域のフレームの前記の例に関連付けて行う
。従って、フレーム・カウンタ６０は、３分割回路６１
、３分割回路６２、および５分割回路６３を備えている
。３分割回路６１および６２からの２進出力は、２進の
「０」、「１」または「３」でしかあり得ないので、各
３分割回路からは２本の出力導線しか出ていないが、５
分割回路は、可能な２進符号０００、００１、０１０、
０１１および１００を処理するために３本の出力導線を
備えている。３分割回路６１の第１の出力導線は、最下
位ビット（ＬＳＢ）と考えられるが、６分割回路６３か
らの最高の値の２進出力導線は、最高位ビット（ＭＳＢ
）と考えられる。尚、フレーム・カウンタ６０からのＬ
ＳＢからＭＳＢまでのビットは、位数逆転法を自動的に
生むように、３分割回路６１からのＬＳＢからデータ・
ポートＡの比較器６７のＭＳＢ入力への波線によって示
したように、データ・ポートＡに関係付けられた比較器
６７および６８に逆順に結合される。
【００２０】ＰＭＵＸ１３への入力として終端される各
入力データ・ポートは、開始ビット・メモリ（ＳＴＡＲ
Ｔ　　ＢＩＴ）６５および終了ビット・メモリ（ＥＮＤ
　　ＢＩＴ）６６を備え、両メモリは、第１の関係付け
られた比較器６７および第２の関係付けられた比較器６
８にそれぞれ結合されている。これらのメモリおよび比
較器は、第２図の容量域フレーム３０に効率的に関係付
けられている。第１および第２の比較器の各々は、その
別個の入力において、フレーム・カウンタ６０からの７
本の出力導線上のビットを逆の順番に受け取る。入力デ
ータ・ポートＡに関係付けられた第１および第２の比較
器６７および６８の各々からの出力は、別々に関係付け
られたＡＮＤゲート６９の別個の入力に接続され、ＡＮ
Ｄゲート６９の出力は、別の第２のＡＮＤゲート７０の
第１の入力に接続される。その入力データ・ポートに関
係付けられた同期化器（ＳＹＮＣＨ）１２ｉからのデー
タ信号は、その関係付けられたＡＮＤゲート７０の第２
の入力に加えられる。第２のＡＮＤゲート７０の出力は
、ＯＲゲート７１の入力に接続してもよいように示して
ある。ゲート７１の出力は、遠端の逆デマルチプレクサ
２０に送るために、チャネル（ＣＨ．１）１５１に加え
られる。
【００２１】動作について説明する。制御信号によって
、現在の例ではデータ・ポートＡのみであるが、各入力
データ・ポートに対し、開始ビット・メモリ（ＳＴＡＲ
ＴＢＩＴ）６５および終了ビット・メモリ（ＥＮＤ　　
ＢＩＴ）６６を初期化する。第２図に示した現在の例で
は、データ・ポートＡに対する開始ビットおよび終了ビ
ットのメモリ６５および６６は、データ・ポートＡに対
する容量域フレーム３０において任意に割り当てられる
隣接するＣＴＳであるため、それぞれ００および３８に
設定される。同様に、ＰＭＵＸ１３１　の入力に接続さ
れ得る他のデータ・ポートに対する開始ビット・メモリ
（ＳＴＡＲＴ　　ＢＩＴ）６５Ｂ　および終了ビット・
メモリ（ＥＮＤ　　ＢＩＴ）６６Ｂは、必要とされる容
量域の量によって３９および４０〜４４にそれぞれ設定
されるが、割り当てられていない６つのＣＴＳを越える
ことはできない。
【００２２】現在の例では、フレーム・カウンタ６０が
特定の時間域タイム・スロットのアドレスを示す２進信
号をその７本の出力導線に与えると、第１の比較器６７
の各々は、関係付けられて格納されている開始ビットの
値をフレーム・カウンタ６０からのビットが逆順の２進
値と比較し、フレーム・カウンタ６０からの逆転した２
進値が関係する開始ビットの値以上であるならば、２進
数の「１」を出力し、フレーム・カウンタ６０からの逆
転した（逆順の）２進値が格納されている開始ビットを
下回るならば、「０」を出力する。同様に、第２の比較
器６８の各々は、関係付けられて格納されている終了ビ
ットの値をフレーム・カウンタ６０から受信した逆順の
２進値と比較し、関係付けられた終了ビットが受信した
逆順の２進値以下であるならば、２進数の「１」を出力
し、関係付けられた終了ビットの値がフレーム・カウン
タ６０から受信した逆順の２進値を上回るならば、「０
」を出力する。
【００２３】従って、時間域タイム・スロット数がＹ＝
１２である期間に付いては、フレーム・カウンタ６０は
、第３図の表に示したようにＸ１〜Ｘ３に対する１、１
、０に相当する２進値を出力する。データ・ポートＡ（
およびＢ）に対する比較器６７および６８の各々は、フ
レーム・カウンタ６０との間の逆順の導線のために、フ
レーム・カウンタ６０から０、１、１（Ｘ＝０６）の逆
順の値を受信する。次に、比較器６７は、関係付けられ
たメモリ（ＳＴＡＲＴ　　ＢＩＴ）６５に格納されてい
る開始ビットの値を受信した逆順の２進符号と比較する
。データ・ポートＡに対する比較器６７だけは、受信し
た逆順の２進符号が関係付けられた開始ビット・メモリ
（ＳＴＡＲＴ　　ＢＩＴ）６５に格納されている００と
いう開始ビットの値以上であると分かるので、２進数の
「１」を出力することになる。他のデータ・ポートに対
する比較器６７は、受信した逆順の２進符号が、格納さ
れている開始ビットの値を下回ると判断して、２進数の
「０」を出力する。しかし、データ・ポートＡに対する
比較器６８、データ・ポートＢ、および各比較器６８は
、受信した２進符号０、１、１（数Ｘ＝６に等しい）が
各終了ビット・メモリ（ＥＮＤ　　ＢＩＴ）６６に格納
されている終了ビットの値を下回るので、２進の「１」
を出力する。
【００２４】結果として、データ・ポートＡに関係付け
られたＡＮＤゲート６９だけは、比較器６７および６８
からの入力が共に２進の「１」に等しいので、時間域フ
レームのタイム・スロットＹ＝１２の間、２進で「１」
のイネーブル出力信号を出す。このデータ・ポートＡの
ＡＮＤゲート６９からのイネーブル出力信号は、ＡＮＤ
ゲート７０に２進で「１」のイネーブル信号を与え、デ
ータ・ポートＡからの入力データ信号が自由選択のＯＲ
ゲート７１まで通ることを許し、チャネル１５によって
伝送できるようにようにする。第３図の表にある時間域
タイム・スロットＹ＝００〜３８のそれぞれに対し同様
の過程が起こり、時間域タイム・スロットの各期間中に
容量域に従ってデータ・ポートＡへのアクセスが許され
る。データ・ポートＢが含まれていれば、関係付けられ
た比較器６７Ｂおよび６８Ｂ、ならびにＡＮＤゲート６
９Ｂおよび７０Ｂの動作によって、時間域タイム・スロ
ットの各期間中に容量域の３９およびそれ以降のＣＴＳ
に従ってデータ・ポートＢへのアクセスが許されるよう
になる。
【００２５】３段階の方法が実施できるようにするには
、自由選択の変換器７３をフレーム・カウンタ６０の出
力に配置するだけですむ。この変換器７３により、前記
のアール・アール・マクナイト他に対する共同係属中の
特許出願で説明したようにモジュラ演算を用いて数の基
の値に対し、それぞれＸ１〜Ｘ３からＹ１〜Ｙ３の変換
を行う。次に、これらの変換されたＹ１〜Ｙ３の値は、
式（２）においてＸ１〜Ｘ３の代わりにそれぞれ使用さ
れる。第５図に、前記に代わって２段階または３段階の
位数逆転法を行うに好ましい典型的な構造を示す。同図
において、容量域のパラメータが、パーソナル・コンピ
ュータまたはその他のコンピュータあるいはマイクロプ
ロセッサのようなプロセッサ８０に供給され、そのプロ
セッサ８０が、適切な２段階または３段階の容量域から
時間域への計算を行う。そして、その結果は、ＲＡＭ８
１に格納され、表参照的に使用されてポートの選択を与
え、結果的に、入力データ・ポートＡ（およびＢ）の信
号が、第２図および第３図に示したように、チャネル（
ＣＨ．１〜ＣＮ．４）１５１〜１５４上に多重化される
。
【００２６】受信端では、第１図の逆デマルチプレクサ
２０が、複数のプログラマブル・デマルチプレクサ（Ｐ
ＤＭＵＸ）を備えているが、これらは、典型的な４チャ
ネル・システムでは２３１〜２３４で示される。ＰＤＭ
ＵＸ２３１〜２３４の出力は、逆マルチプレクサ１０に
おいてＰＭＵＸ１３１〜１３４への入力として供給され
た再生された典型的な３９．００Ｍｂ／ｓのデータ速度
の信号である。ＰＤＭＵＸ２３１〜２３４からの出力信
号は、再同期化手段２４へ入力として供給される。受信
端において、ＰＤＭＵＸ２３１〜２３４および再同期化
手段２４は、送信端におけるＰＭＵＸ１３１〜１３４お
よび同期化手段１２とは逆の動作を行い、元の典型的な
多重解除された３８．８８Ｍｂ／ｓの入力データ信号を
再生する。 そして、マルチプレクサ２５により、再同期化手段２４
からの４つの典型的な３８．８８Ｍｂ／ｓ出力信号を多
重化して、元の典型的なＳＯＮＥＴ　　ＳＴ３の１５５
．５２Ｍｂ／ｓの入力データを生成し、それを末端の利
用者の装置に送る。
【００２７】受信端の逆デマルチプレクサ２０において
、再同期化手段２４は、ＰＭＵＸ２３１〜２３４の各々
に対し別個の再同期化器（ＲＥＳＹＮＣＨ）２４１〜２
４４でそれぞれ構成することができる。第７図に示すよ
うに、ＰＭＵＸ２３１〜２３４の各々からのデータおよ
びクロックの小区分信号が、再同期化器２４１〜２４４
でそれぞれ受信される。伝送チャネル（ＣＨ．１〜ＣＨ
．４）１５１〜１５４における伝播遅延の差異を補償す
るために大容量の弾性メモリとしてＲＡＭ４６を使用す
る。 説明のために、以下の記述は再同期化器２４１〜２４４
の動作に充てるが、各再同期化器２４１〜２４４は同様
の動作をするものとする。ＰＭＵＸ２３４　からのデー
タ小区分信号をマーカー検出器４４が受信すると、マー
カー検出器４４は、遠くの逆マルチプレクサ１０内の同
期化器（ＳＹＮＣＨ）１２４　のマーカー挿入器４１に
よって挿入されたマーカーを検出し、マーカー検出出力
信号はＲＡＭ４６の一部を形成するＷＲＩＴＥカウンタ
４５へのリセット信号（ＲＥＳＴ）として送るとともに
、受信したデータ・ストリームは高速ＳＲＡＭ４７にそ
の制御回路（ＲＡＭ制御）４８を介して送る。クロック
小区分信号もＷＲＩＴＥカウンタで受信され、マーカー
検出器４４からのデータ・ストリーム（ＤＡＴＡ）をＳ
ＲＡＭ４７の順次アドレス指定される位置に書き込むた
めに、そのＳＲＡＭへのアドレス信号（ＡＤＤＲＥＳＳ
）のインクリメントに使用される。ＲＥＡＤカウンタ４
９の機能は、逆マルチプレクサ１０のマーカー挿入器４
１によって挿入されたマーカーは除いて、格納されてい
るデータを典型的な３８．８８Ｍｂ／ｓのデータ速度に
等しい小区分出力速度で読み出し、そのデータ・ストリ
ームをＭＵＸ２５に送るために、ＳＲＡＭ４７のアドレ
スを指定することである。ＭＵＸ２５では、再同期化器
２４１〜２４４からのデータが多重化されて、ＳＯＮＥ
Ｔ　１５５．５２Ｍｂ／ｓの出力信号が生成される。Ｒ
ＥＡＤカウンタは、ＳＲＡＭ４７からデータを読むため
に、位相検出器５０を備えたフェーズ・ロック・ループ
からクロック信号を得る。位相検出器５０は、ＲＥＡＤ
カウンタとＷＲＩＴＥカウンタの位相を比較して電圧制
御発振器（ＶＣＯ）５１への制御信号を生成し、これに
よって、ＶＯＣ５１は、１５５．５２Ｍｂ／ｓに等しい
出力信号を発生するように修正される。Ｎ分割回路５２
は、ＲＥＡＤカウンタのために３８．８８Ｍｂ／ｓのク
ロック信号を発生する。また、再同期化器（ＲＥＳＹＮ
ＣＨ）２４４　のＲＥＡＤカウンタも、それ自体をリセ
ットすると同時に、逆マルチプレクサ１０の同期化器（
ＳＹＮＣＨ）１２４　で発生されマーカー挿入器４１に
よって使用されるマーカー挿入間隔に等しい繰り返し周
期を有する同期パルスを発生する。再同期化器２４４　
のＲＥＡＤカウンタからの同期パルスは、再同期化器２
４１〜２４３に分配され、それらに関係付けられたＲＥ
ＡＤカウンタ４９をリセットする。再同期化器２４１〜
２４４の各ＷＲＩＴＥカウンタ４５は、それぞれの小区
分データ信号に関係付けられた同期マーカーによってリ
セットされるので、再同期化器２４１〜２４４の各々の
ＳＲＡＭ４７に書き込まれるデータは、その関係付けら
れた再同期化器のＷＲＩＴＥカウンタ４５から得られる
ＲＡＭアドレスに関して再び同期が取られる。再同期化
器２４１〜２４３の各ＲＥＡＤカウンタ４９は、再同期
化器２４４のＲＥＡＤカウンタ４９に同期しているので
、再同期化器２４１〜２４４　のＳＲＡＭ４７から読み
出されマルチプレクサ２５に与えられるデータは、再同
期化された順序となる。
【００２８】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考えられるが、それらはいずれも本発明の技
術的範囲に包含される。例えば、ＰＭＵＸ１３１〜１３
４のそれぞれにおいて非同期的にパルスの充填を行うこ
とも、入力Ａの奥に追加的な入力を備え、さらに必要で
あれば充填指示ビットを与える入力Ｂを備えることによ
り、可能である。この場合、未使用の容量域タイム・ス
ロット（ＣＴＳ）をさらに使用して、入力データポート
に対する隣接するＣＴＳを増やすことができ、またＰＭ
ＵＸ１３の入力ポートをさらに使用して、適切な時間域
タイム・スロットで充填ビットを示すことができる。さ
らに、ＤＭＵＸ１１への元の典型的な１５５．５２Ｍｂ
／ｓの入力信号は、４つの３８．８８Ｍｂ／ｓの小区分
出力信号ではなく、例えば８つの１９．４４Ｍｂ／ｓの
小区分出力信号などにデマルチプレクス（多重解除）す
ることも可能である。このような例では、１９．４４Ｍ
ｂ／ｓの各信号を例えば２０Ｍｂ／ｓの同期化器（ＳＹ
ＮＣＨ）１２の出力信号へと充填し、さらに８つの２０
Ｍｂ／ｓの小区分出力信号のうちの別個の２つをＰＭＵ
Ｘ１３１〜１３４のデータ・ポートＡおよびＢに与える
ことができる。これは、２つの２０Ｍｂ／ｓの信号を組
み合わせても４５Ｍｂ／ｓのＤＳ３の速度を下回るから
である。
【００２９】
【発明の効果】以上述べたように、本発明によれば、比
較的高いデータ速度の信号を現存の比較的低いデータ速
度の電気通信網を介して経済的に送ることが可能となる
。
【図面の簡単な説明】
【図１】本発明を実施するための通信システムの典型的
な装置のブロック図である。
【図２】第１図の装置におけるプログラマブル・マルチ
プレクサへの典型的な入力信号に対し、本発明による２
段階方式を用いて容量域フレームを時間域フレームへと
写像する好ましい速度調節方法を説明する図である。
【図３】本発明による典型的な２段階方式のために、第
２図の写像で使用する容量域から時間域への割り当て変
換を掲げた表である。
【図４】本発明による典型的なプログラマブル・マルチ
プレクサのブロック図である。
【図５】本発明による代案のプログラマブル・マルチプ
レクサのブロック図である。
【図６】第１図の同期化手段および再同期化手段の好ま
しい実施例のブロック図である。
【図７】第１図の同期化手段および再同期化手段の好ま
しい実施例のブロック図である。
【符号の説明】
１０　　逆マルチプレクサ １１　　デマルチプレクサ（ＤＭＵＸ）１２　　同期化
手段（ＳＹＮＣＨ） １３１〜１３４ プログラマブル・マルチプレクサ（ＰＭＵＸ）２０　　
逆デマルチプレクサ　 ２３１〜２３４ プログラマブル・デマルチプレクサ（ＰＤＭＵＸ）２４
　　再同期化器（ＲＥＳＹＮＣＨ）２５　　マルチプレ
クサ（ＭＵＸ）

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　第１のデータ速度の入力信号をそれよ
    り低い第２のデータ速度を有する伝送チャネルによって
    離れた端末に送る方法において、 （ａ）前記の第１のデータ速度の入力信号を、前記第２
    のデータ速度を下回るデータ速度をそれぞれ有する複数
    の小区分出力信号へとデマルチプレクス（多重解除）す
    るステップと、 （ｂ）マーカー信号を所定の時間的関係で前記複数の小
    区分出力信号の各々に所定の間隔で挿入するステップと
    、 （ｃ）１つ以上の速度調節手段のそれぞれの別個の入力
    において、各速度調節手段宛の分を合わせても総計が前
    記第２のデータ速度の容量を越えない小区分出力信号を
    前記ステップ（ｂ）から受信し、さらに前記小区分出力
    信号を前記第２のデータ速度で別個の出力信号に挿入す
    るステップと、 （ｄ）前記ステップ（ｃ）からの２つ以上の第２のデー
    タ速度の信号を、２つ以上の第２のデータ速度の伝送チ
    ャネルを介して、前記の第１のデータ速度の入力信号を
    再生する離れた１つ以上の受信機に送信するステップと
    、を有することを特徴とするデータ伝送方法。
  2. 【請求項２】　　前記ステップ（ｃ）の実行において、
    （ｃ１）容量域フレームが所定数の割り当て可能なアド
    レスを含むものとして、前記速度調節手段に関係付けら
    れた各小区分出力信号を前記の受信した小区分出力信号
    のデータ速度に応じて前記容量域フレームの１つ以上の
    所定の隣接するアドレスに割り当てるステップと、（ｃ
    ２）それぞれの速度調節手段において、前記のステップ
    （ｂ）から受信した小区分出力信号の各々に対する前記
    の容量域フレームの隣接する各アドレスを時間域フレー
    ム内の隣接しないアドレスへと変換することにより、前
    記の隣接しないアドレスが前記時間域フレームにわたっ
    てほぼ一様に分配されるようにするステップとを実行し
    、さらに前記ステップ（ｄ）の実行において、一連の時
    間域フレームの各アドレス期間中に前記小区分出力信号
    のうちの１つの区分を、前記ステップ（ｃ）の決定に従
    って、前記の第２のデータ速度の伝送チャネルを介して
    、前記の第１のデータ速度の入力信号を再生する離れた
    １つ以上の受信機に送信することを特徴とする請求項１
    の方法。
  3. 【請求項３】　　前記ステップ（ｃ２）の実行において
    、（ｅ）計数順序が、複数ビットからなりＮ個の別個の
    部分を含むワードによって表されるとき、各速度調節手
    段において、前記計数順序の最初のアドレスから最後の
    アドレスまで所定の順序で時間域フレームを数え通すス
    テップと、 （ｆ）それぞれが、１つ以上のビットからなり、前記ス
    テップ（ｅ）の前記のＮ個の部分のうちの１つに関係付
    けられているＮ個の２進ワードを生成するステップと、
    （ｇ）前記の１つ以上の小区分出力信号のうちの何れが
    前記時間域フレームの各アドレスに割り当てられるかを
    割り当てるために、前記ステップ（ｆ）からの前記の多
    数ビットのワードを、前記ステップ（ｃ１）において各
    小区分出力信号に割り当てられた容量域の所定の隣接す
    るアドレスにそれぞれ関係付けられた開始アドレスおよ
    び終了アドレスを定義する第１の数および第２の数と、
    逆の順に比較するステップとを実行することを特徴とす
    る請求項２の方法。
  4. 【請求項４】　　前記ステップ（ｆ）の実行において、
    （ｆ１）前記容量域フレームにおける所定数のアドレス
    を、掛け合わせると前記容量域フレームにおける前記所
    定数のアドレスを与える複数の別個の数の基へと変換す
    るステップと、 （ｆ２）前記容量域フレームの各アドレスを、前記ステ
    ップ（ｆ１）で決定された数の基の各々に対する別個の
    ２進ワードへと変換するステップと、を実行することを
    特徴とする請求項３の方法。
  5. 【請求項５】　　前記ステップ（ｇ）の実行において、
    各時間域フレーム・アドレスを１つ以上の小区分出力信
    号のうちの特定の１つに割り当てるために、前記ステッ
    プ（ｆ１）の数の基から求めた逆順の数の基および前記
    ステップ（ｆ２）の前記２進出力値を逆順にしたものを
    使用することを特徴とする請求項４の方法。
  6. 【請求項６】　　前記の方法が、 （ｅ）２つ以上の速度調節手段の各々においてステップ
    （ｂ）からステップ（ｄ）までを同時に実行し、各速度
    調節手段が、その関係付けられた小区分出力信号の区分
    を前記第２のデータ速度のチャネルの別個の１つを介し
    て送ることによってステップ（ｄ）を実行するステップ
    をさらに備えたことを特徴とする請求項２の方法。
  7. 【請求項７】　　前記の方法が、 （ｆ）時間域フレームの連鎖を形成する各小区分出力信
    号を第２の速度調節手段のそれぞれの別個の出力におい
    て再生するために、１つ以上の第１の速度調節手段の各
    々によってステップ（ｄ）において送信された前記の時
    間域フレームの連鎖を、別個の第２の速度調節手段にお
    いて受信するステップと、 （ｇ）各時間域フレームを形成する前記の再生された各
    小区分出力信号からマーカー信号を取り除くステップと
    、 （ｈ）前記第２の速度調節手段の各々からの各小区分出
    力信号を前記第１のデータ速度の入力信号に相当する出
    力信号へと多重化（マルチプレクス）するステップと、
    を前記の離れた受信機において実行するべきものとして
    備えたことを特徴とする請求項６の方法。
  8. 【請求項８】　　前記の方法が、 （ｅ）時間域フレームの連鎖を形成する各小区分出力信
    号を第２の速度調節手段の別個の出力において再生する
    ために、１つ以上の第１の速度調節手段の各々によって
    ステップ（ｄ）において送信された前記の時間域フレー
    ムの連鎖を、別個の第２の速度調節手段において受信す
    るステップと、 （ｇ）各時間域フレームを形成する前記の再生された各
    小区分出力信号からマーカー信号を取り除くステップと
    、 （ｈ）前記第２の速度調節手段の各々からの前記ステッ
    プ（ｆ）の各小区分出力信号を前記第１のデータ速度の
    入力信号に相当する出力信号へと多重化（マルチプレク
    ス）するステップと、を前記の離れた受信機において実
    行するべきものとして備えたことを特徴とする請求項２
    の方法。
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