JPH05199199A - スタッフ同期制御方式 - Google Patents
スタッフ同期制御方式Info
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- JPH05199199A JPH05199199A JP4007457A JP745792A JPH05199199A JP H05199199 A JPH05199199 A JP H05199199A JP 4007457 A JP4007457 A JP 4007457A JP 745792 A JP745792 A JP 745792A JP H05199199 A JPH05199199 A JP H05199199A
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N7/00—Television systems
- H04N7/24—Systems for the transmission of television signals using pulse code modulation
- H04N7/52—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal
- H04N7/54—Systems for transmission of a pulse code modulated video signal with one or more other pulse code modulated signals, e.g. an audio signal or a synchronizing signal the signals being synchronous
- H04N7/56—Synchronising systems therefor
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- Multimedia (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は、複数系列の低次群チャネルデータ
を時分割多重化し、高次群側に同期させるスタッフ同期
制御方式に関し、簡単な構成でスタッフ同期を行わせる
ことを目的とする。 【構成】 映像信号の３成分信号等の複数系列の低次群
チャネルデータを書込み、多重化した高次群データとし
て読出すメモリ回路１と、複数系列の低次群チャネルデ
ータの同期信号に同期したクロック信号を出力するクロ
ック発生回路２と、このクロック発生回路２からのクロ
ック信号と伝送クロック信号との位相差に対応してスタ
ッフ要求信号を出力する位相比較回路３と、この位相比
較回路３からのスタッフ要求信号により、メモリ回路１
に加える高次群読出クロック信号を制御するクロック制
御回路４とを備えている。
を時分割多重化し、高次群側に同期させるスタッフ同期
制御方式に関し、簡単な構成でスタッフ同期を行わせる
ことを目的とする。 【構成】 映像信号の３成分信号等の複数系列の低次群
チャネルデータを書込み、多重化した高次群データとし
て読出すメモリ回路１と、複数系列の低次群チャネルデ
ータの同期信号に同期したクロック信号を出力するクロ
ック発生回路２と、このクロック発生回路２からのクロ
ック信号と伝送クロック信号との位相差に対応してスタ
ッフ要求信号を出力する位相比較回路３と、この位相比
較回路３からのスタッフ要求信号により、メモリ回路１
に加える高次群読出クロック信号を制御するクロック制
御回路４とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、複数系列の低次群チャ
ネルデータを時分割多重化し、高次群側に同期化させる
スタッフ同期制御方式に関する。相互に同期した複数系
列の低次群チャネルデータを、時分割多重化して伝送す
るシステムに於いては、低次群チャネルデータの速度と
多重度との積が、高次群データの伝送速度と等しくない
場合にスタッフ同期制御が行われる。又テレビカメラ等
によるアナログ映像信号を、Ｒ，Ｇ，Ｂ等の３成分信号
或いはＹ，ＰR ，ＰB 等の３成分信号にディジタル化
し、それらのディジタル３成分信号を時分割多重化して
伝送する場合、ディジタル化の為の標本化クロック信号
と、伝送クロック信号とが非同期の場合が多いから、両
者の同期をとる為のスタッフ同期制御が必要となる。こ
のようなスタッフ同期制御を経済的に行わせることが要
望されている。
ネルデータを時分割多重化し、高次群側に同期化させる
スタッフ同期制御方式に関する。相互に同期した複数系
列の低次群チャネルデータを、時分割多重化して伝送す
るシステムに於いては、低次群チャネルデータの速度と
多重度との積が、高次群データの伝送速度と等しくない
場合にスタッフ同期制御が行われる。又テレビカメラ等
によるアナログ映像信号を、Ｒ，Ｇ，Ｂ等の３成分信号
或いはＹ，ＰR ，ＰB 等の３成分信号にディジタル化
し、それらのディジタル３成分信号を時分割多重化して
伝送する場合、ディジタル化の為の標本化クロック信号
と、伝送クロック信号とが非同期の場合が多いから、両
者の同期をとる為のスタッフ同期制御が必要となる。こ
のようなスタッフ同期制御を経済的に行わせることが要
望されている。
【０００２】
【従来の技術】複数系列の低次群チャネルデータを時分
割多重化して伝送するシステムに於けるスタッフ同期制
御方式は、既に各種の方式が知られている。又映像信号
のＲ（赤），Ｇ（緑），Ｂ（青）の３成分をそれぞれ低
次群チャネルデータとし、水平ブランキング期間を除い
て時分割多重化し、スタッフ同期制御を行って伝送する
システムが知られている。このスタッフ同期制御を行う
構成は、従来、例えば、図８に示す構成を有するもので
あった。同図に於いて、７０はメモリ回路、７１はエラ
スティックメモリ回路、７２はクロック発生回路、７３
は位相比較回路、７４はクロック制御回路、７５は分周
回路である。
割多重化して伝送するシステムに於けるスタッフ同期制
御方式は、既に各種の方式が知られている。又映像信号
のＲ（赤），Ｇ（緑），Ｂ（青）の３成分をそれぞれ低
次群チャネルデータとし、水平ブランキング期間を除い
て時分割多重化し、スタッフ同期制御を行って伝送する
システムが知られている。このスタッフ同期制御を行う
構成は、従来、例えば、図８に示す構成を有するもので
あった。同図に於いて、７０はメモリ回路、７１はエラ
スティックメモリ回路、７２はクロック発生回路、７３
は位相比較回路、７４はクロック制御回路、７５は分周
回路である。
【０００３】クロック発生回路７２は、Ｒ，Ｇ，Ｂの３
成分信号からなる映像信号の水平同期信号Ｈを基に、そ
れぞれ異なる周波数のクロック信号ＣＬＫ１，ＣＬＫ２
を、別個のＰＬＬ（位相同期ループ）回路を用いて発生
する構成が一般的であり、第１のクロック信号ＣＬＫ１
は、メモリ回路７０の書込クロック端子Ｗに加えられ
る。又第２のクロック信号ＣＬＫ２は、３成分信号Ｒ，
Ｇ，Ｂを多重化した時の総和の平均ディジタル速度に一
致する速度に選定されており、クロック信号ＣＬＫ１と
の周波数比は、単純な整数とならない場合が多いから、
前述のように、それぞれ別個のＰＬＬ回路を用いること
になる。このクロック信号ＣＬＫ２は、メモリ回路７０
の読出クロック端子Ｒとエラスティックメモリ回路７１
の書込クロック端子Ｗとに加えられる。又クロック制御
回路７４を介して高次群のクロック信号ＣＬＫ３が、Ｃ
ＬＫ３´としてエラスティックメモリ回路７１の読出ク
ロック端子Ｒに加えられる。
成分信号からなる映像信号の水平同期信号Ｈを基に、そ
れぞれ異なる周波数のクロック信号ＣＬＫ１，ＣＬＫ２
を、別個のＰＬＬ（位相同期ループ）回路を用いて発生
する構成が一般的であり、第１のクロック信号ＣＬＫ１
は、メモリ回路７０の書込クロック端子Ｗに加えられ
る。又第２のクロック信号ＣＬＫ２は、３成分信号Ｒ，
Ｇ，Ｂを多重化した時の総和の平均ディジタル速度に一
致する速度に選定されており、クロック信号ＣＬＫ１と
の周波数比は、単純な整数とならない場合が多いから、
前述のように、それぞれ別個のＰＬＬ回路を用いること
になる。このクロック信号ＣＬＫ２は、メモリ回路７０
の読出クロック端子Ｒとエラスティックメモリ回路７１
の書込クロック端子Ｗとに加えられる。又クロック制御
回路７４を介して高次群のクロック信号ＣＬＫ３が、Ｃ
ＬＫ３´としてエラスティックメモリ回路７１の読出ク
ロック端子Ｒに加えられる。
【０００４】従って、ディジタル化された映像信号の３
成分信号Ｒ，Ｇ，Ｂは、クロック信号ＣＬＫ１に従って
メモリ回路７０に書込まれ、クロック信号ＣＬＫ２に従
って読出されて多重化され、この多重化信号は、エラス
ティックメモリ回路７１にクロック信号ＣＬＫ２に従っ
て書込まれる。
成分信号Ｒ，Ｇ，Ｂは、クロック信号ＣＬＫ１に従って
メモリ回路７０に書込まれ、クロック信号ＣＬＫ２に従
って読出されて多重化され、この多重化信号は、エラス
ティックメモリ回路７１にクロック信号ＣＬＫ２に従っ
て書込まれる。
【０００５】又クロック信号ＣＬＫ２は分周回路７５に
より１／Ｎに分周され、伝送クロック信号を分周して形
成された分周伝送クロック信号ＬＦと位相比較回路７３
により位相比較され、位相差に対応したスタッフ要求信
号ＳＴＦが出力される。このスタッフ要求信号ＳＴＦに
より、高次群側のクロック信号ＣＬＫ３は、クロック制
御回路７４に於いて一部クロックパルスが削除されたク
ロック信号ＣＬＫ３´となり、エラスティックメモリ回
路７１の読出クロック端子Ｒに加えられ、読出された高
次群データＤ１と共にスタッフ要求信号ＳＴＦは、伝送
路フレーム多重化回路（図示せず）に転送され、スタッ
フ同期制御が行われて伝送路に送出される。
より１／Ｎに分周され、伝送クロック信号を分周して形
成された分周伝送クロック信号ＬＦと位相比較回路７３
により位相比較され、位相差に対応したスタッフ要求信
号ＳＴＦが出力される。このスタッフ要求信号ＳＴＦに
より、高次群側のクロック信号ＣＬＫ３は、クロック制
御回路７４に於いて一部クロックパルスが削除されたク
ロック信号ＣＬＫ３´となり、エラスティックメモリ回
路７１の読出クロック端子Ｒに加えられ、読出された高
次群データＤ１と共にスタッフ要求信号ＳＴＦは、伝送
路フレーム多重化回路（図示せず）に転送され、スタッ
フ同期制御が行われて伝送路に送出される。
【０００６】前述のように、低次群チャネルデータに対
応する映像信号の３成分信号Ｒ，Ｇ，Ｂは、メモリ回路
７０により時分割多重化されて、エラスティックメモリ
回路７１によりスタッフ同期が行われることになる。
応する映像信号の３成分信号Ｒ，Ｇ，Ｂは、メモリ回路
７０により時分割多重化されて、エラスティックメモリ
回路７１によりスタッフ同期が行われることになる。
【０００７】
【発明が解決しようとする問題点】前述のように、従来
例のスタッフ同期制御方式は、時分割多重化用のメモリ
回路７０と、スタッフィング用のエラスティックメモリ
回路７１とを必要とするものであり、従って、２個の高
速動作のメモリ回路を設けるものであるから、回路規模
が大きくなり、且つ高価となる欠点があった。本発明
は、簡単な構成でスタッフ同期を行わせることを目的と
する。
例のスタッフ同期制御方式は、時分割多重化用のメモリ
回路７０と、スタッフィング用のエラスティックメモリ
回路７１とを必要とするものであり、従って、２個の高
速動作のメモリ回路を設けるものであるから、回路規模
が大きくなり、且つ高価となる欠点があった。本発明
は、簡単な構成でスタッフ同期を行わせることを目的と
する。
【０００８】
【課題を解決するための手段】本発明のスタッフ同期制
御方式は、多重化とスタッフィングとを同一のメモリ回
路により実現できるようにしたもので、図１を参照して
説明する。複数系列の低次群チャネルデータを書込み、
高次群データとして読出すメモリ回路１と、複数系列の
低次群チャネルデータの同期信号に同期したクロック信
号を出力するクロック発生回路２と、このクロック発生
回路２からのクロック信号と伝送クロック信号との位相
差に対応してスタッフ要求信号を出力する位相比較回路
３と、この位相比較回路３からのスタッフ要求信号によ
り、メモリ回路１に加える高次群読出クロック信号を制
御するクロック制御回路４とを備えて、メモリ回路１に
複数系列の低次群チャネルデータをクロック発生回路２
からのクロック信号に従って書込み、クロック制御回路
４により制御された高次群読出クロック信号に従って読
出して高次群データとするものである。
御方式は、多重化とスタッフィングとを同一のメモリ回
路により実現できるようにしたもので、図１を参照して
説明する。複数系列の低次群チャネルデータを書込み、
高次群データとして読出すメモリ回路１と、複数系列の
低次群チャネルデータの同期信号に同期したクロック信
号を出力するクロック発生回路２と、このクロック発生
回路２からのクロック信号と伝送クロック信号との位相
差に対応してスタッフ要求信号を出力する位相比較回路
３と、この位相比較回路３からのスタッフ要求信号によ
り、メモリ回路１に加える高次群読出クロック信号を制
御するクロック制御回路４とを備えて、メモリ回路１に
複数系列の低次群チャネルデータをクロック発生回路２
からのクロック信号に従って書込み、クロック制御回路
４により制御された高次群読出クロック信号に従って読
出して高次群データとするものである。
【０００９】又クロック発生回路２は、メモリ回路１に
複数系列の低次群チャネルデータを書込む為の第１のク
ロック信号と、複数系列の低次群チャネルデータを多重
化した時の平均データ速度に一致した速度の第２のクロ
ック信号とを出力する構成とし、位相比較回路３は、ク
ロック発生回路２からの第２のクロック信号を分周した
分周クロック信号と、伝送クロック信号を分周した分周
伝送クロック信号との位相を比較してスタッフ要求信号
を出力する構成としたものである。
複数系列の低次群チャネルデータを書込む為の第１のク
ロック信号と、複数系列の低次群チャネルデータを多重
化した時の平均データ速度に一致した速度の第２のクロ
ック信号とを出力する構成とし、位相比較回路３は、ク
ロック発生回路２からの第２のクロック信号を分周した
分周クロック信号と、伝送クロック信号を分周した分周
伝送クロック信号との位相を比較してスタッフ要求信号
を出力する構成としたものである。
【００１０】又クロック発生回路２を、メモリ回路１に
複数系列の低次群チャネルデータを書込む為の第１のク
ロック信号のみを出力する構成とし、位相比較回路３
を、クロック発生回路２からの第１のクロック信号を分
周した分周クロック信号と、伝送クロック信号を分周し
た分周伝送クロック信号との位相を比較し、位相比較誤
差補正を行ってスタッフ要求信号を出力する構成とした
ものである。
複数系列の低次群チャネルデータを書込む為の第１のク
ロック信号のみを出力する構成とし、位相比較回路３
を、クロック発生回路２からの第１のクロック信号を分
周した分周クロック信号と、伝送クロック信号を分周し
た分周伝送クロック信号との位相を比較し、位相比較誤
差補正を行ってスタッフ要求信号を出力する構成とした
ものである。
【００１１】
【作用】請求項１について、クロック発生回路２からの
クロック信号に従って複数系列の低次群チャネルデータ
はメモリ回路１に並列的に書込まれ、クロック制御回路
４により制御された高次群読出クロック信号により所定
の順序でメモリ回路１から読出されるから、多重化され
た高次群データとなる。又高次群読出クロック信号は、
書込側のクロック発生回路２からのクロック信号と、読
出側に相当する伝送クロック信号との位相差に対応して
制御されるから、メモリ回路１は、多重化用とスタッフ
ィング用とに兼用することができる。
クロック信号に従って複数系列の低次群チャネルデータ
はメモリ回路１に並列的に書込まれ、クロック制御回路
４により制御された高次群読出クロック信号により所定
の順序でメモリ回路１から読出されるから、多重化され
た高次群データとなる。又高次群読出クロック信号は、
書込側のクロック発生回路２からのクロック信号と、読
出側に相当する伝送クロック信号との位相差に対応して
制御されるから、メモリ回路１は、多重化用とスタッフ
ィング用とに兼用することができる。
【００１２】又請求項２について、クロック発生回路２
からの第１のクロック信号は、メモリ回路１に低次群チ
ャネルデータを書込む為に加えられ、第２のクロック信
号は、伝送クロック信号との位相差を求める為に位相比
較回路３に加えられる。この場合、第２のクロック信号
と伝送クロック信号とはそれぞれ所定の分周比で分周さ
れて位相が比較され、位相差に対応したスタッフ要求信
号がクロック制御回路４に加えられ、クロック制御回路
４により制御された高次群読出クロック信号により、メ
モリ回路１からスタッフ同期制御された高次群データと
して読出されることになる。
からの第１のクロック信号は、メモリ回路１に低次群チ
ャネルデータを書込む為に加えられ、第２のクロック信
号は、伝送クロック信号との位相差を求める為に位相比
較回路３に加えられる。この場合、第２のクロック信号
と伝送クロック信号とはそれぞれ所定の分周比で分周さ
れて位相が比較され、位相差に対応したスタッフ要求信
号がクロック制御回路４に加えられ、クロック制御回路
４により制御された高次群読出クロック信号により、メ
モリ回路１からスタッフ同期制御された高次群データと
して読出されることになる。
【００１３】又請求項３について、クロック発生回路２
は、第１のクロック信号のみを出力する構成とし、その
クロック信号に従ってメモリ回路１に低次群チャネルデ
ータが並列的に書込まれる。又この第１のクロック信号
を分周し、伝送クロック信号を分周して位相比較回路３
により位相を比較する。その場合、伝送クロック周期に
メモリ回路１より読出されるデータ数は、伝送クロック
信号と第１のクロック信号との速度比に対し、単純な整
数関係とならない場合が多いから、スタッフ量（整数）
の判定に於いて演算誤差が発生する。そこで、位相比較
回路３に付加した位相誤差補正手段により、その位相比
較誤差を補正して、スタッフ要求信号を出力し、クロッ
ク制御回路４に加えるものである。なお、請求項２に於
いて、伝送クロック周期にメモリ回路１より読出される
データ数は、伝送クロック信号と第２のクロックとの速
度比に対し単純な整数関係として求められる為、位相誤
差補正手段は不要となる。
は、第１のクロック信号のみを出力する構成とし、その
クロック信号に従ってメモリ回路１に低次群チャネルデ
ータが並列的に書込まれる。又この第１のクロック信号
を分周し、伝送クロック信号を分周して位相比較回路３
により位相を比較する。その場合、伝送クロック周期に
メモリ回路１より読出されるデータ数は、伝送クロック
信号と第１のクロック信号との速度比に対し、単純な整
数関係とならない場合が多いから、スタッフ量（整数）
の判定に於いて演算誤差が発生する。そこで、位相比較
回路３に付加した位相誤差補正手段により、その位相比
較誤差を補正して、スタッフ要求信号を出力し、クロッ
ク制御回路４に加えるものである。なお、請求項２に於
いて、伝送クロック周期にメモリ回路１より読出される
データ数は、伝送クロック信号と第２のクロックとの速
度比に対し単純な整数関係として求められる為、位相誤
差補正手段は不要となる。
【００１４】
【実施例】図２は本発明の一実施例のブロック図であ
り、低次群チャネルデータとして映像信号の３成分信号
Ｒ，Ｇ，Ｂを入力する場合を示し、１１はメモリ回路、
１２はクロック発生回路、１３は位相比較回路、１４は
クロック制御回路、１５は分周回路である。クロック発
生回路１２は、従来例と同様に、映像信号の水平同期信
号Ｈが入力され、その水平同期信号Ｈに位相同期した第
１及び第２のクロック信号ＣＬＫ１，ＣＬＫ２が発生さ
れ、第１のクロック信号ＣＬＫ１はメモリ回路１１の書
込クロック端子Ｗに加えられ、第２のクロック信号ＣＬ
Ｋ２は分周回路１５により１／Ｎに分周されて位相比較
回路１３に加えられる。又伝送クロック信号を分周して
得られた分周伝送クロック信号ＬＦが位相比較回路１３
に加えられて、分周回路１５の分周出力信号と位相比較
され、位相差に対応したスタッフ要求信号ＳＴＦが出力
される。
り、低次群チャネルデータとして映像信号の３成分信号
Ｒ，Ｇ，Ｂを入力する場合を示し、１１はメモリ回路、
１２はクロック発生回路、１３は位相比較回路、１４は
クロック制御回路、１５は分周回路である。クロック発
生回路１２は、従来例と同様に、映像信号の水平同期信
号Ｈが入力され、その水平同期信号Ｈに位相同期した第
１及び第２のクロック信号ＣＬＫ１，ＣＬＫ２が発生さ
れ、第１のクロック信号ＣＬＫ１はメモリ回路１１の書
込クロック端子Ｗに加えられ、第２のクロック信号ＣＬ
Ｋ２は分周回路１５により１／Ｎに分周されて位相比較
回路１３に加えられる。又伝送クロック信号を分周して
得られた分周伝送クロック信号ＬＦが位相比較回路１３
に加えられて、分周回路１５の分周出力信号と位相比較
され、位相差に対応したスタッフ要求信号ＳＴＦが出力
される。
【００１５】クロック制御回路１４は、スタッフ要求信
号ＳＴＦに従って高次群のクロック信号ＣＬＫ３に対し
て一部クロックパルスの削除を行って高次群読出クロッ
ク信号ＣＬＫ３´を形成するもので、この高次群読出ク
ロック信号ＣＬＫ３´は、メモリ回路１１の読出クロッ
ク端子Ｒに加えられる。従って、メモリ回路１１からス
タッフィングされた高次群データＤ１が読出され、スタ
ッフ要求信号ＳＴＦと共に多重化部と伝送符号化部とを
含む伝送処理部（図示せず）に転送され、伝送路符号に
変換されて伝送路に送出される。
号ＳＴＦに従って高次群のクロック信号ＣＬＫ３に対し
て一部クロックパルスの削除を行って高次群読出クロッ
ク信号ＣＬＫ３´を形成するもので、この高次群読出ク
ロック信号ＣＬＫ３´は、メモリ回路１１の読出クロッ
ク端子Ｒに加えられる。従って、メモリ回路１１からス
タッフィングされた高次群データＤ１が読出され、スタ
ッフ要求信号ＳＴＦと共に多重化部と伝送符号化部とを
含む伝送処理部（図示せず）に転送され、伝送路符号に
変換されて伝送路に送出される。
【００１６】図３は、図２の更に詳細なブロック図を示
し、メモリ回路１１は、映像信号の３成分信号Ｒ，Ｇ，
Ｂが入力される入力端子ＤＩＮと出力端子ＤＯＵＴと書
込クロック端子Ｗと読出クロック端子Ｒとを有し、高速
動作のＦＩＦＯ構成のメモリ２１〜２３と、書込制御回
路２４と、メモリ制御回路２５と、読出制御回路２６と
から構成されている。又クロック発生回路１２は、水平
同期信号Ｈに位相同期して第１及び第２のクロック信号
ＣＬＫ１，ＣＬＫ２を出力するＰＬＬ（位相同期ルー
プ）回路２７，２８により構成されている。
し、メモリ回路１１は、映像信号の３成分信号Ｒ，Ｇ，
Ｂが入力される入力端子ＤＩＮと出力端子ＤＯＵＴと書
込クロック端子Ｗと読出クロック端子Ｒとを有し、高速
動作のＦＩＦＯ構成のメモリ２１〜２３と、書込制御回
路２４と、メモリ制御回路２５と、読出制御回路２６と
から構成されている。又クロック発生回路１２は、水平
同期信号Ｈに位相同期して第１及び第２のクロック信号
ＣＬＫ１，ＣＬＫ２を出力するＰＬＬ（位相同期ルー
プ）回路２７，２８により構成されている。
【００１７】又位相比較回路１３は、分周伝送クロック
信号ＬＦをロード信号とし、第２のクロック信号ＣＬＫ
２をカウントするカウンタにより構成し、図２に於ける
分周回路１５を含む構成としている。又クロック制御回
路１４は、アンド回路３１とＲＯＭ（リードオンリメモ
リ）３２とカウンタ３３とから構成されている。又、１
５は高次群データＤ１と高次群読出クロック信号ＣＬＫ
３´とスタッフ情報ＳＴＦ´とが加えられる多重化部、
１６は多重化されたデータＤ２を伝送路符号に変換して
伝送路に送出する伝送符号化部、１７は伝送クロック信
号ＬＣＬＫを分周する分周回路、１８は伝送クロック抽
出部である。
信号ＬＦをロード信号とし、第２のクロック信号ＣＬＫ
２をカウントするカウンタにより構成し、図２に於ける
分周回路１５を含む構成としている。又クロック制御回
路１４は、アンド回路３１とＲＯＭ（リードオンリメモ
リ）３２とカウンタ３３とから構成されている。又、１
５は高次群データＤ１と高次群読出クロック信号ＣＬＫ
３´とスタッフ情報ＳＴＦ´とが加えられる多重化部、
１６は多重化されたデータＤ２を伝送路符号に変換して
伝送路に送出する伝送符号化部、１７は伝送クロック信
号ＬＣＬＫを分周する分周回路、１８は伝送クロック抽
出部である。
【００１８】図４及び図５は本発明の一実施例の動作説
明図であり、図４に於けるＨは水平同期信号、ＣＬＫ
１，ＣＬＫ２は第１，第２のクロック信号、ＣＬＫ３は
高次群のクロック信号、ＣＬＫ３´は高次群読出クロッ
ク信号、ＬＦは分周伝送クロック信号、ＳＴＦ´はスタ
ッフ情報、ＭＯＵＴはＲＯＭ３２の出力信号である。又
Ｔ１は水平同期信号Ｈの周期、Ｔ２は第１のクロック信
号ＣＬＫ１の周期、Ｔ３は分周伝送クロック信号ＬＦの
周期、Ｔ４はスタッフ量に応じて変化するＲＯＭの出力
信号ＭＯＵＴが“０”となる期間を示す。
明図であり、図４に於けるＨは水平同期信号、ＣＬＫ
１，ＣＬＫ２は第１，第２のクロック信号、ＣＬＫ３は
高次群のクロック信号、ＣＬＫ３´は高次群読出クロッ
ク信号、ＬＦは分周伝送クロック信号、ＳＴＦ´はスタ
ッフ情報、ＭＯＵＴはＲＯＭ３２の出力信号である。又
Ｔ１は水平同期信号Ｈの周期、Ｔ２は第１のクロック信
号ＣＬＫ１の周期、Ｔ３は分周伝送クロック信号ＬＦの
周期、Ｔ４はスタッフ量に応じて変化するＲＯＭの出力
信号ＭＯＵＴが“０”となる期間を示す。
【００１９】又図５に於いて、ＷＣＫはメモリ回路２
１，２２，２３の書込クロック端子Ｗに加えられる書込
クロック信号、＊ＷＥは書込イネーブル信号、＊ＷＲは
書込リセット信号、ＤＩＮ（Ｒ），ＤＩＮ（Ｇ），ＤＩ
Ｎ（Ｂ）はメモリ２１〜２３の入力端子ＤＩＮに加えら
れる映像信号の３成分信号Ｒ０〜Ｒｎ，Ｇ０〜Ｇｎ，Ｂ
０〜Ｂｎ、ＲＣＫ（ＣＬＫ３´）は高次群読出クロック
信号、＊ＲＥ１〜＊ＲＥ３は読出イネーブル信号、＊Ｒ
Ｒ１〜＊ＲＲ３は読出リセット信号、ＤＯＵＴ（Ｒ），
ＤＯＵＴ（Ｇ），ＤＯＵＴ（Ｂ）はメモリ２１〜２３の
出力端子ＤＯＵＴから出力される映像信号の３成分信号
Ｒ０〜Ｒｎ，Ｇ０〜Ｇｎ，Ｂ０〜Ｂｎ、Ｄ１は高次群デ
ータを示す。なお、「＊」印は反転した信号であること
を示す。
１，２２，２３の書込クロック端子Ｗに加えられる書込
クロック信号、＊ＷＥは書込イネーブル信号、＊ＷＲは
書込リセット信号、ＤＩＮ（Ｒ），ＤＩＮ（Ｇ），ＤＩ
Ｎ（Ｂ）はメモリ２１〜２３の入力端子ＤＩＮに加えら
れる映像信号の３成分信号Ｒ０〜Ｒｎ，Ｇ０〜Ｇｎ，Ｂ
０〜Ｂｎ、ＲＣＫ（ＣＬＫ３´）は高次群読出クロック
信号、＊ＲＥ１〜＊ＲＥ３は読出イネーブル信号、＊Ｒ
Ｒ１〜＊ＲＲ３は読出リセット信号、ＤＯＵＴ（Ｒ），
ＤＯＵＴ（Ｇ），ＤＯＵＴ（Ｂ）はメモリ２１〜２３の
出力端子ＤＯＵＴから出力される映像信号の３成分信号
Ｒ０〜Ｒｎ，Ｇ０〜Ｇｎ，Ｂ０〜Ｂｎ、Ｄ１は高次群デ
ータを示す。なお、「＊」印は反転した信号であること
を示す。
【００２０】クロック発生回路１２に入力される水平同
期信号Ｈは、例えば、３３．７５ｋＨｚ、第１のクロッ
ク信号ＣＬＫ１は７４．２５ＭＨｚとすることができ
る。又分周回路１７により伝送クロック信号ＬＣＬＫを
１／ｎに分周した分周伝送クロック信号ＬＦは８ｋＨｚ
とすることができる。この場合、第２のクロック信号Ｃ
ＬＫ２は、分周伝送クロック信号ＬＦと比較的簡単な整
数関係となるように、ＰＬＬ回路２８により設定するこ
とができる。
期信号Ｈは、例えば、３３．７５ｋＨｚ、第１のクロッ
ク信号ＣＬＫ１は７４．２５ＭＨｚとすることができ
る。又分周回路１７により伝送クロック信号ＬＣＬＫを
１／ｎに分周した分周伝送クロック信号ＬＦは８ｋＨｚ
とすることができる。この場合、第２のクロック信号Ｃ
ＬＫ２は、分周伝送クロック信号ＬＦと比較的簡単な整
数関係となるように、ＰＬＬ回路２８により設定するこ
とができる。
【００２１】又位相比較回路１３は、分周伝送クロック
信号ＬＦをロード信号として第２のクロック信号ＣＬＫ
２をカウントし、そのカウント内容をスタッフ情報ＳＴ
Ｆ´とした場合を示し、そのスタッフ情報ＳＴＦ´は、
クロック制御回路１４及び多重化部１５に加えられる。
クロック制御回路１４に於いては、分周伝送クロック信
号ＬＦをロード信号として周期的なパターンを発生する
カウンタ３３のカウント内容と、スタッフ情報ＳＴＦ´
とをアクセスアドレスとして、ＲＯＭ３２からクロック
イネーブル期間を示す信号ＭＯＵＴが読出される。例え
ば、分周伝送クロック信号ＬＦ周期で、スタッフ無しの
場合はＡバイト（Ａは整数）、スタッフ有りの場合はＡ
±１バイトの伝送を行う場合、スタッフ情報ＳＴＦ´の
値に応じ、ＳＴＦ´＝Ａの時、０が１回、ＳＴＦ´＝Ａ
＋１の時、０が０個、ＳＴＦ´＝Ａ−１の時、０が２個
だけカウンタ３３の出力のスタフィッグ用のパターン時
に選択されて信号ＭＯＵＴとして出力される。
信号ＬＦをロード信号として第２のクロック信号ＣＬＫ
２をカウントし、そのカウント内容をスタッフ情報ＳＴ
Ｆ´とした場合を示し、そのスタッフ情報ＳＴＦ´は、
クロック制御回路１４及び多重化部１５に加えられる。
クロック制御回路１４に於いては、分周伝送クロック信
号ＬＦをロード信号として周期的なパターンを発生する
カウンタ３３のカウント内容と、スタッフ情報ＳＴＦ´
とをアクセスアドレスとして、ＲＯＭ３２からクロック
イネーブル期間を示す信号ＭＯＵＴが読出される。例え
ば、分周伝送クロック信号ＬＦ周期で、スタッフ無しの
場合はＡバイト（Ａは整数）、スタッフ有りの場合はＡ
±１バイトの伝送を行う場合、スタッフ情報ＳＴＦ´の
値に応じ、ＳＴＦ´＝Ａの時、０が１回、ＳＴＦ´＝Ａ
＋１の時、０が０個、ＳＴＦ´＝Ａ−１の時、０が２個
だけカウンタ３３の出力のスタフィッグ用のパターン時
に選択されて信号ＭＯＵＴとして出力される。
【００２２】このＲＯＭ３２の出力信号ＭＯＵＴはアン
ド回路３１に加えられ、クロックイネーブル期間でない
ことを示す“０”の期間Ｔ４、高次群側のクロック信号
ＣＬＫ３が阻止され、高次群読出クロック信号ＣＬＫ３
´が出力される。この高次群読出クロック信号ＣＬＫ３
´は、メモリ回路１１の読出制御回路２６に加えられ
る。
ド回路３１に加えられ、クロックイネーブル期間でない
ことを示す“０”の期間Ｔ４、高次群側のクロック信号
ＣＬＫ３が阻止され、高次群読出クロック信号ＣＬＫ３
´が出力される。この高次群読出クロック信号ＣＬＫ３
´は、メモリ回路１１の読出制御回路２６に加えられ
る。
【００２３】この読出制御回路２６からは、読出クロッ
ク信号ＲＣＫと読出イネーブル信号＊ＲＥ１〜＊ＲＥ３
と読出リセット信号＊ＲＲ１〜＊ＲＲ３とが順次出力さ
れてメモリ２１〜２３に加えられる。又クロック発生回
路１２のＰＬＬ回路２７からの第１のクロック信号ＣＬ
Ｋ１は、メモリ２１〜２３の書込クロック端子Ｗと書込
制御回路２４とに加えられ、書込制御回路２４からの書
込リセット信号＊ＷＲと書込イネーブル信号＊ＷＥがメ
モリ２１〜２３に加えられる。又書込制御回路２４から
の書込アドレスＷＡと、読出制御回路２６からの読出ア
ドレスＲＡとがメモリ制御回路２５に加えられ、アドレ
ス比較により、メモリ２１〜２３のオーバーフローやア
ンダーフローが生じる時には、リセットパルスＲＳが読
出制御回路２６に加えられる。
ク信号ＲＣＫと読出イネーブル信号＊ＲＥ１〜＊ＲＥ３
と読出リセット信号＊ＲＲ１〜＊ＲＲ３とが順次出力さ
れてメモリ２１〜２３に加えられる。又クロック発生回
路１２のＰＬＬ回路２７からの第１のクロック信号ＣＬ
Ｋ１は、メモリ２１〜２３の書込クロック端子Ｗと書込
制御回路２４とに加えられ、書込制御回路２４からの書
込リセット信号＊ＷＲと書込イネーブル信号＊ＷＥがメ
モリ２１〜２３に加えられる。又書込制御回路２４から
の書込アドレスＷＡと、読出制御回路２６からの読出ア
ドレスＲＡとがメモリ制御回路２５に加えられ、アドレ
ス比較により、メモリ２１〜２３のオーバーフローやア
ンダーフローが生じる時には、リセットパルスＲＳが読
出制御回路２６に加えられる。
【００２４】従って、メモリ２１〜２３には映像信号の
３成分信号Ｒ，Ｇ，Ｂが、図５のＤＩＮ（Ｒ），ＤＩＮ
（Ｇ），ＤＩＮ（Ｂ）に示すように、並列的に書込ま
れ、読出制御回路２６からメモリ２１〜２３対応の読出
クロック信号，読出イネーブル信号が順次出力されるか
ら、例えば、図５のＤＯＵＴ（Ｒ），ＤＯＵＴ（Ｇ），
ＤＯＵＴ（Ｂ）に示すように、３成分信号Ｒ，Ｇ，Ｂの
順番で読出されて高次群データＤ１となる。
３成分信号Ｒ，Ｇ，Ｂが、図５のＤＩＮ（Ｒ），ＤＩＮ
（Ｇ），ＤＩＮ（Ｂ）に示すように、並列的に書込ま
れ、読出制御回路２６からメモリ２１〜２３対応の読出
クロック信号，読出イネーブル信号が順次出力されるか
ら、例えば、図５のＤＯＵＴ（Ｒ），ＤＯＵＴ（Ｇ），
ＤＯＵＴ（Ｂ）に示すように、３成分信号Ｒ，Ｇ，Ｂの
順番で読出されて高次群データＤ１となる。
【００２５】多重化部１５に於いては、高次群読出クロ
ック信号ＣＬＫ３´に同期した高次群データＤ１と、分
周伝送クロック信号ＬＦの周期の周期Ｔ３内の第２のク
ロック信号ＣＬＫ２のカウント内容からなるスタッフ情
報ＳＴＦ´とを、伝送クロック抽出部１８より出力され
る伝送クロック信号ＬＣＬＫに従って多重化して伝送符
号化部１６に転送し、この伝送符号化部１６に於いて
は、伝送路符号に変換して、伝送クロック信号ＬＣＬＫ
に従って伝送路に送出することになる。
ック信号ＣＬＫ３´に同期した高次群データＤ１と、分
周伝送クロック信号ＬＦの周期の周期Ｔ３内の第２のク
ロック信号ＣＬＫ２のカウント内容からなるスタッフ情
報ＳＴＦ´とを、伝送クロック抽出部１８より出力され
る伝送クロック信号ＬＣＬＫに従って多重化して伝送符
号化部１６に転送し、この伝送符号化部１６に於いて
は、伝送路符号に変換して、伝送クロック信号ＬＣＬＫ
に従って伝送路に送出することになる。
【００２６】前述の図３の構成に於いては、スタッフ情
報ＳＴＦ´として、分周伝送クロック信号ＬＦの周期Ｔ
３内の第２のクロック信号ＣＬＫ２のカウント内容を、
分周伝送クロック信号ＬＦの周期Ｔ３毎にそのまま受信
側に送出する場合を示すが、そのカウント内容と予め予
想される値との差分をスタッフ情報として伝送すること
もできる。又ＲＯＭ３２の出力信号ＭＯＵＴの“０”の
期間Ｔ４を、スタッフ要求信号の出力期間として、スタ
ッフ処理を行うことも可能である。
報ＳＴＦ´として、分周伝送クロック信号ＬＦの周期Ｔ
３内の第２のクロック信号ＣＬＫ２のカウント内容を、
分周伝送クロック信号ＬＦの周期Ｔ３毎にそのまま受信
側に送出する場合を示すが、そのカウント内容と予め予
想される値との差分をスタッフ情報として伝送すること
もできる。又ＲＯＭ３２の出力信号ＭＯＵＴの“０”の
期間Ｔ４を、スタッフ要求信号の出力期間として、スタ
ッフ処理を行うことも可能である。
【００２７】又映像信号の３成分信号Ｒ，Ｇ，Ｂの代わ
りに、３成分信号Ｙ，ＰR ，ＰB を用いる場合にも適用
することができる。又更に多数の低次群チャネルデータ
を多重化する場合は、低次群チャネルデータ数に対応し
たメモリを有するメモリ回路１１を設ければ良いことに
なる。又クロック発生回路１２に入力する映像信号の水
平同期信号Ｈの代わりに、そのＭ倍或いは１／Ｍ周期の
信号を入力することもできる。
りに、３成分信号Ｙ，ＰR ，ＰB を用いる場合にも適用
することができる。又更に多数の低次群チャネルデータ
を多重化する場合は、低次群チャネルデータ数に対応し
たメモリを有するメモリ回路１１を設ければ良いことに
なる。又クロック発生回路１２に入力する映像信号の水
平同期信号Ｈの代わりに、そのＭ倍或いは１／Ｍ周期の
信号を入力することもできる。
【００２８】図６は本発明の他の実施例のブロック図で
あり、５１はメモリ回路、５２はクロック発生回路、５
３は位相比較回路、５４はクロック制御回路、５５は分
周回路である。クロック発生回路５２は、第１のクロッ
ク信号ＣＬＫ１のみを出力する構成とし、このクロック
信号ＣＬＫ１は、メモリ回路５１の書込クロック端子Ｗ
と分周回路５５とに加えられ、メモリ回路５１に加えら
れた映像信号の３成分信号Ｙ，ＰR ，ＰB は、クロック
信号ＣＬＫ１に従って並列的に書込まれる。
あり、５１はメモリ回路、５２はクロック発生回路、５
３は位相比較回路、５４はクロック制御回路、５５は分
周回路である。クロック発生回路５２は、第１のクロッ
ク信号ＣＬＫ１のみを出力する構成とし、このクロック
信号ＣＬＫ１は、メモリ回路５１の書込クロック端子Ｗ
と分周回路５５とに加えられ、メモリ回路５１に加えら
れた映像信号の３成分信号Ｙ，ＰR ，ＰB は、クロック
信号ＣＬＫ１に従って並列的に書込まれる。
【００２９】又クロック信号ＣＬＫ１は分周回路５５に
より分周されて位相比較回路５３に加えられ、伝送クロ
ック信号を分周した分周伝送クロック信号ＬＦの位相と
比較され、位相差に対応したスタッフ要求信号ＳＴＦが
出力され、クロック制御回路５４に於いて、このスタッ
フ要求信号ＳＴＦにより高次群のクロック信号ＣＬＫ３
が制御され、メモリ回路５１の読出クロック端子Ｒに高
次群読出クロック信号ＣＬＫ３´が加えられ、メモリ回
路５１から順次３成分信号Ｙ，ＰR ，ＰB が読出されて
高次群データＤ１となり、スタッフ要求信号ＳＴＦと共
に多重化部と伝送符号化部とからなる伝送処理部に転送
される。
より分周されて位相比較回路５３に加えられ、伝送クロ
ック信号を分周した分周伝送クロック信号ＬＦの位相と
比較され、位相差に対応したスタッフ要求信号ＳＴＦが
出力され、クロック制御回路５４に於いて、このスタッ
フ要求信号ＳＴＦにより高次群のクロック信号ＣＬＫ３
が制御され、メモリ回路５１の読出クロック端子Ｒに高
次群読出クロック信号ＣＬＫ３´が加えられ、メモリ回
路５１から順次３成分信号Ｙ，ＰR ，ＰB が読出されて
高次群データＤ１となり、スタッフ要求信号ＳＴＦと共
に多重化部と伝送符号化部とからなる伝送処理部に転送
される。
【００３０】位相比較回路５３は、図７に示すように、
カウンタ６１と、加算回路６２と、除算回路６３と、フ
リップフロップ６４，６５とからなり、カウンタ６１を
除く構成により、位相比較誤差補正手段が構成されてい
る。このカウンタ６１は、例えば、８ｋＨｚの分周伝送
クロック信号ＬＦの周期毎に、映像信号の３成分信号の
中の信号ＰR ，ＰB のサンプリング周波数１４．８５Ｍ
Ｈｚのクロック信号ＣＬＫ１をカウントする。
カウンタ６１と、加算回路６２と、除算回路６３と、フ
リップフロップ６４，６５とからなり、カウンタ６１を
除く構成により、位相比較誤差補正手段が構成されてい
る。このカウンタ６１は、例えば、８ｋＨｚの分周伝送
クロック信号ＬＦの周期毎に、映像信号の３成分信号の
中の信号ＰR ，ＰB のサンプリング周波数１４．８５Ｍ
Ｈｚのクロック信号ＣＬＫ１をカウントする。
【００３１】カウンタ６１のカウント内容と、フリップ
フロップ６４を介した除算回路６３の除算余りとが加算
回路６２により加算されて除算回路６３に加えられ、有
効サンプル数に相当する商の値がフリップフロップ６５
に加えられ、このフリップフロップ６５を介してスタッ
フ情報ＳＴＦ”として出力される。又１４．８５ＭＨｚ
のクロック信号ＣＬＫ１による１水平走査線のサンプル
数は４４０となるが、有効サンプル数は水平同期期間を
除くことにより、３８４となる。又Ｙ信号は３倍の周波
数の４４．５５ＭＨｚでサンプリングするから、有効サ
ンプル数は信号ＰR ，ＰB の３倍となる。
フロップ６４を介した除算回路６３の除算余りとが加算
回路６２により加算されて除算回路６３に加えられ、有
効サンプル数に相当する商の値がフリップフロップ６５
に加えられ、このフリップフロップ６５を介してスタッ
フ情報ＳＴＦ”として出力される。又１４．８５ＭＨｚ
のクロック信号ＣＬＫ１による１水平走査線のサンプル
数は４４０となるが、有効サンプル数は水平同期期間を
除くことにより、３８４となる。又Ｙ信号は３倍の周波
数の４４．５５ＭＨｚでサンプリングするから、有効サ
ンプル数は信号ＰR ，ＰB の３倍となる。
【００３２】カウンタ６１のカウント内容をＳとする
と、映像信号の全体の有効サンプル数は、 Ｓ（３８４／４４０）×３＋Ｓ（３８４／４４０）＋Ｓ（３８４／４４０） ＝Ｓ（３８４／４４０）×５ となる。即ち、この値だけのデータを一つの伝送フレー
ムに多重化すれば良いことになる。その場合の多重化部
が４並列動作構成を有している場合、それぞれをスロッ
トとすると、各スロットには、有効サンプル数を４で除
算した商に相当するサンプル数を転送することになる。
と、映像信号の全体の有効サンプル数は、 Ｓ（３８４／４４０）×３＋Ｓ（３８４／４４０）＋Ｓ（３８４／４４０） ＝Ｓ（３８４／４４０）×５ となる。即ち、この値だけのデータを一つの伝送フレー
ムに多重化すれば良いことになる。その場合の多重化部
が４並列動作構成を有している場合、それぞれをスロッ
トとすると、各スロットには、有効サンプル数を４で除
算した商に相当するサンプル数を転送することになる。
【００３３】即ち、除算回路６３に於いて、Ｓ×（１２
／１１）の演算を行い、商の値に相当するサンプル数を
各スロットに転送する為のスタッフ情報ＳＴＦ”を、フ
リップフロップ６５を介して送出し、除算による余り
は、フリップフロップ６４を介して加算回路６２に加
え、次の周期のカウント内容Ｓに加算することにより、
切捨てによる誤差を補正するものである。なお、多重化
部が４並列動作でない場合は、それに対応した除算回路
６３を構成すれば良いことになる。
／１１）の演算を行い、商の値に相当するサンプル数を
各スロットに転送する為のスタッフ情報ＳＴＦ”を、フ
リップフロップ６５を介して送出し、除算による余り
は、フリップフロップ６４を介して加算回路６２に加
え、次の周期のカウント内容Ｓに加算することにより、
切捨てによる誤差を補正するものである。なお、多重化
部が４並列動作でない場合は、それに対応した除算回路
６３を構成すれば良いことになる。
【００３４】位相比較回路５３に前述のような位相比較
誤差補正手段を設けることにより、クロック発生回路５
２は、第１のクロック信号ＣＬＫ１のみを出力する構成
で済むことになり、又メモリ回路５１により、多重化用
とスタッフィング用とに兼用できるから、回路規模を縮
小することが可能となる。なお、この実施例に於いて
も、低次群チャネルデータとしての映像信号の３成分信
号Ｙ，ＰR ，ＰB の代わりに、３成分信号Ｒ，Ｇ，Ｂを
用いることも可能であり、又更に多数の低次群チャネル
データの多重化を行う場合のスタッフ同期制御にも適用
できる。又クロック発生回路５２に入力する映像信号の
水平同期信号Ｈの代わりに、そのＭ倍或いは１／Ｍ周期
の信号を入力することもできる。
誤差補正手段を設けることにより、クロック発生回路５
２は、第１のクロック信号ＣＬＫ１のみを出力する構成
で済むことになり、又メモリ回路５１により、多重化用
とスタッフィング用とに兼用できるから、回路規模を縮
小することが可能となる。なお、この実施例に於いて
も、低次群チャネルデータとしての映像信号の３成分信
号Ｙ，ＰR ，ＰB の代わりに、３成分信号Ｒ，Ｇ，Ｂを
用いることも可能であり、又更に多数の低次群チャネル
データの多重化を行う場合のスタッフ同期制御にも適用
できる。又クロック発生回路５２に入力する映像信号の
水平同期信号Ｈの代わりに、そのＭ倍或いは１／Ｍ周期
の信号を入力することもできる。
【００３５】
【発明の効果】以上説明したように、本発明は、多重化
用とスタッフィング用とに兼用したメモリ回路１を設け
れば良いことになり、回路規模を小さくして経済化を図
ることができる。又位相比較回路３に位相比較誤差補正
手段を設けた場合は、クロック発生回路２は第１のクロ
ック信号のみを出力すれば良いので、第２のクロック信
号を発生する為のＰＬＬ回路を省略することが可能とな
り、一層の経済化を図ることができる利点がある。
用とスタッフィング用とに兼用したメモリ回路１を設け
れば良いことになり、回路規模を小さくして経済化を図
ることができる。又位相比較回路３に位相比較誤差補正
手段を設けた場合は、クロック発生回路２は第１のクロ
ック信号のみを出力すれば良いので、第２のクロック信
号を発生する為のＰＬＬ回路を省略することが可能とな
り、一層の経済化を図ることができる利点がある。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例のブロック図である。
【図３】本発明の一実施例の詳細なブロック図である。
【図４】本発明の一実施例の動作説明図である。
【図５】本発明の一実施例の動作説明図である。
【図６】本発明の他の実施例のブロック図である。
【図７】本発明の他の実施例の位相比較回路の要部ブロ
ック図である。
ック図である。
【図８】従来例のブロック図である。
１ メモリ回路 ２ クロック発生回路 ３ 位相比較回路 ４ クロック制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山川 俊浩 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (3)
- 【請求項１】 相互に同期した複数系列の低次群チャネ
ルデータを時分割多重化して伝送するシステムに於ける
スタッフ同期制御方式に於いて、 前記複数系列の低次群チャネルデータを書込み、高次群
データとして読出すメモリ回路（１）と、 前記複数系列の低次群チャネルデータの同期信号に同期
したクロック信号を出力するクロック発生回路（２）
と、 該クロック発生回路（２）からのクロック信号と伝送ク
ロック信号との位相差に対応してスタッフ要求信号を出
力する位相比較回路（３）と、 該位相比較回路（３）からの前記スタッフ要求信号によ
り、前記メモリ回路（１）に加える高次群読出クロック
信号を制御するクロック制御回路（４）とを備え、 前記メモリ回路（１）に前記複数系列の低次群チャネル
データを前記クロック発生回路（２）からのクロック信
号に従って書込み、前記クロック制御回路（４）により
制御された高次群読出クロック信号に従って読出して高
次群データとすることを特徴とするスタッフ同期制御方
式。 - 【請求項２】 前記クロック発生回路（２）は、前記メ
モリ回路（１）に前記複数系列の低次群チャネルデータ
を書込む為の第１のクロック信号と、該複数系列の低次
群チャネルデータを多重化した時の平均データ速度に一
致した速度の第２のクロック信号とを出力する構成と
し、 前記位相比較回路（３）は、前記クロック発生回路
（２）からの前記第２のクロック信号を分周した分周ク
ロック信号と、前記伝送クロック信号を分周した分周伝
送クロック信号との位相を比較してスタッフ要求信号を
出力する構成としたことを特徴とする請求項１記載のス
タッフ同期制御方式。 - 【請求項３】 前記クロック発生回路（２）は、前記メ
モリ回路（１）に前記複数系列の低次群チャネルデータ
を書込む為の第１のクロック信号のみを出力する構成と
し、 前記位相比較回路（３）は、前記クロック発生回路
（２）からの前記第１のクロック信号を分周した分周ク
ロック信号と、前記伝送クロック信号を分周した分周伝
送クロック信号との位相を比較し、位相比較誤差補正を
行ってスタッフ要求信号を出力する構成としたことを特
徴とする請求項１記載のスタッフ同期制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007457A JPH05199199A (ja) | 1992-01-20 | 1992-01-20 | スタッフ同期制御方式 |
| US08/319,147 US5504752A (en) | 1992-01-20 | 1994-10-06 | Pulse stuffing synchronization control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4007457A JPH05199199A (ja) | 1992-01-20 | 1992-01-20 | スタッフ同期制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199199A true JPH05199199A (ja) | 1993-08-06 |
Family
ID=11666355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4007457A Pending JPH05199199A (ja) | 1992-01-20 | 1992-01-20 | スタッフ同期制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5504752A (ja) |
| JP (1) | JPH05199199A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6947674B2 (en) | 2000-06-19 | 2005-09-20 | Nec Corporation | Circuit for preventing transmission of a fixed pattern of optical digital transmission equipment |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702465A1 (fr) * | 1994-09-13 | 1996-03-20 | T.R.T. Telecommunications Radioelectriques Et Telephoniques | Système de transmission et équipement de multiplexage-démultiplexage impliquant un flux d'éléments binaires pouvant être justifié |
| US5812704A (en) * | 1994-11-29 | 1998-09-22 | Focus Automation Systems Inc. | Method and apparatus for image overlap processing |
| US5987576A (en) * | 1997-02-27 | 1999-11-16 | Hewlett-Packard Company | Method and apparatus for generating and distributing clock signals with minimal skew |
| US6229863B1 (en) | 1998-11-02 | 2001-05-08 | Adc Telecommunications, Inc. | Reducing waiting time jitter |
| US20030225802A1 (en) * | 2002-06-02 | 2003-12-04 | Eci Telecom Ltd. | Enable generator EG, and method of mapping data using the EG |
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