KR940004480Y1 - 채널 분할에 따른 동기 부가 장치 - Google Patents

채널 분할에 따른 동기 부가 장치 Download PDF

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Abstract

내용 없음.

Description

채널 분할에 따른 동기 부가 장치
제1도는 일반적인 1프레임의 데이타 구성도.
제2(a)도 및 제2(b)도는 제1도에 대한 채널 분할 전. 후의 데이타 흐름도.
제3도는 종래의 채널 분할에 따른 동기 부가 장치 블럭도.
제4(a)도 내지 제4(m)도는 제3도에 대한 입. 출력 데이타 및 각부 파형도.
제5도는 본 고안의 채널 분할에 따른 동기 부가 장치 블럭도.
제6도는 제5도에 대한 각부 데이타 흐름도.
* 도면의 주요부분에 대한 부호의 설명
11 : 플립플롭 12∼18 : 래치
19 : 제어신호 발생부 20, 21 : 멀티 플렉서
본 고안은 채널 분할에 따른 동기 부가 장치에 관한 것으로, 특히 디지탈 신호를 브이씨알에 기록할 때 기록 채널 분할에 따른 발생하는 동기신호의 분할을 고려 하여 기록 시스템의 특성에 적합한 새로운 동기를 효과적으로 부가하는데 적당하도록한 채널 분할에 따른 동기 부가 장치에 관한 것이다.
일반적으로 1프레임에는 제1도에 도시된 바와같이 데이타가 구성되어 데이타가 1바이트씩 순차적으로 병렬 8비트 신호로 입력될때 2채널로 1심볼씩 분할을 행하면, 1라인은 167바이트로서 홀수개이므로 1라인만으로는 채널 분할이 되지 않는다.
따라서, 제2(a)도와 같이 2라인씩 짝을 지어 채널 분할을 한다.
이와같이 2채널 분할을 행하면, 분할전에는 n[Hz]였던 데이타의 클럭주파수가[Hz]로 줄어들어 채널당 기록속도(rate)는로 줄어들게 된다.
그러나, 이와같은 구조의 데이타를 2채널 분할하는 경우 분할후의 각 채널에서는 본래의 수평동기신호가 나누어짐으로 기록시에는 1채널에 분리된 수평동기 1,3과 2,4를 1수평 블록 처음에 위치하게 해야하고, 1,3과 2,4를 기록 시스템에 적합한 동기신호로 바꾸어야 하고, 1프라임은 525라인으로 이루어져 있어 2라인씩 짝지어 2채널 분할 하여도 1프라임 내에 2채널 분할이 완결되지 않으므로 2프라임을 단위로 2채널 분할을 행한다.
이와같은 채널 분할시 함께 나누어지는 수평동기를 기록 시스템에 적합한 동기구조를 부가하기 위해 레지스터를 사용하여 구성한 종래의 채널 분할에 따른 동기 부가 장치는 제3도에 도시한 바와같이, 장치에 클럭(CLK)을 인가시키는 플립플롭(1)과, 그 플립플롭(1)으로 부터 인가된 클럭(CLK)에 의해 채널을 분할시키는 래치(2), (3)와, 그 래치(2)에 의해 분할된 출력을 지연시키는 래치(4)와, 시스템을 제어하기 위한 제어신호를 발생시키는 제어신호 발생부(5)와, 그 제어신호 발생부(5)에서 발생된 제어신호에 의해 상기 래치(3), (4)의 출력을 저장 또는 출력시키는 선입선출(FIFO) '레지스터(6), (7)로 구성되어 있다.
이와같이 구성된 종래의 채널 분할에 따른 동기 부가 장치는, 제4(c)도와 같은 데이타가 입력된 래치(2)와 래치(3)에서는 제4(j)도와 같은 클럭(CLK)으로서 각각 플립플롭(1)의 제4(k)도와 같은 출력(Q) 및 제4(l)도와 같은 반전출력을 입력받아 채널이 분할된다.
이때, 상기 플립플롭(1)의 출력(Q)과 반전출력의 신호차이에 따라 래치(2)의 출력이 래치(3)의 출력보다 1클럭 빠르므로, 래치(4)를 이용하여 래치(2)의 출력은 1클럭 지연시키면 래치(4)에서는 제4(d)도와같은 A채널의 데이타가, 래치(3)에서는 제4(e)도와 같은 B채널의 데이타가 출력된다.
따라서, A채널 데이타와 B채널 데이타는 모드 반전출력신호에 동기되어 출력된다.
순차 독출 클럭(cerial read clock) 및 순차 저장 클럭(cerial write clock)으로서 플립플롭(1)의 반전출력을 입력받은 선입선출(FIFO) 레지스터(6), (7)에서는 제4(a)도와같은 수평동기 신호를 입력받아 저장(WEN) 및 독출(REN)의 제어신호를 발생하는 제어신호 발생부(5)로 부터 제어신호를 입력받아 동작하게 된다.
따라서, 상기 플립플롭(1)의 반전출력을 클럭(CLK)으로 입력받은 선입선출(FIFO) 레지스터(6)는 제4(f)도와 같은 저장 가능 신호(WEN)가 입력되면, 채널 분할전의 수평동기에 해당하는 1,3,2,4를 제외한 데이타가 저장된다.
또한, 상기 플립플롭(1)의 반전출력을 클럭(CLK)으로 입력받은 선입선출(FIFO) 레지스터(7)는 제4(h)도와같은 저장 가능신호(WEN)가 입력되면 채널 분할전의 수평동기에 해당하는 2,4,1,3,을 제외한 데이타가 저장된다.
한편, 제4(g)도와 같은 독출 가능신호(REN)가 입력되면 상기 선입선출(FIFO) 레지스터(6), (7)는 제4(b)도와 같은 분할된 수평동기신호에 해당하는 4바이트를 제외하고, 선입선출(FIFO)레지스터(6), (7)에 각각 저장되었던 데이타가 순차적으로 독출되어 제4(l) 및 (m)도와 같은 각 채널의 데이타를 출력하게 된다.
그러나, 이와같은 종래의 채널 분할에 따른 동기 부가 장치는 채널 분할에 따른 동기신호의 부가를 위해 고가의 레지스터를 사용함으로써 생산비가 상승되고, 레지스터의 제어를 위해 복잡한 제어신호 발생부가 필요함으로써 회로가 복잡해지는 문제점이 있었다.
본 고안은 이와같은 문제점을 감안하여 회로 구성이 간단하고, 생산원가를 절감할 수 있는 멀티 플렉서를 사용하여 동기를 부가할 수 있는 채널 분할에 따른 동기 부가 장치를 안출한 것으로, 이를 첨부한 도면에 의하여 상세히 설명하면 다음과 같다.
본 고안의 채널 분할에 따른 동기 부가 장치는 제5도에 도시한 바와같이, 회로에 클럭(CLK)을 인가하는 플립플롭(11)과, 이 플립플롭(11)으로 부터 인가된 클럭(CLK)에 의해 입력된 병렬 데이타를 채널 분할하는 래치(12), (13)와, 이 래치(12), (13)에서 분할된 채널의 데이타 흐름 순서를 동기하는 래치(14)와, 이 래치(14)에서 출력된 A채널의 데이타를 지연시키는 래치(15), (17)와, 상기 래치(13)에서 출력된 B채널의 데이타를 지연시키는 래치(16), (18)와, 시스템을 제어하기 위한 제어신호를 발생하는 제어신호 발생부(19)와, 이 제어신호 발생부(19)에서 출력된 제어신호에 의해 입력된 데이타 중 원하는 데이타를 선택. 출력하는 멀티 플렉서(20), (21)로 구성한다.
이와같이 구성한 본 고안의 작용 및 효과를 상세히 설명하면 다음과 같다.
8비트의 병렬 데이타가 입력된 래치(12)와 래치(13)는 플립플롭(11)의 출력(Q) 및 반전출력을 클럭으로 인가받아 채널을 분할한다.
이때, 상기 플립플롭(1)의 출력(Q)과 반전출력의 신호 차이에 따라 래치(12)의 출력이 래치(13)의 출력보다 1클럭 빠르므로, 래치(14)를 이용하여 상기 래치(12)의 출력을 1클럭 지연시켜 데이타 흐름의 순서를 동기함으로써 상기 래치(14)에서는 A채널의 데이타를, 상기 래치(13)에서는 B채널의 데이타를 출력한다.
래치(14)에서 출력된 제6(a)도와 같은 A채널의 데이타는 래치(15) 및 래치(17)를 통해 2개의 데이타 만큼 지연되어 멀티플렉서(20)에 입력된다.
멀티플렉서(20)는 A포트의 입력으로 제6(a)도와같은 A채널의 지연전의 데이타가 입력되고, B포트의 입력으로 제6(b)도와 같은 래치(15), (17)를 통해 지연된 A채널의 지연후의 데이타가 입력된후, 제어신호 발생부(19)로부터 제6(g)도와 같은 선택신호(sel)가 입력되면 그 선택신호(sel)에 따라 제6(e)도와 같은 A채널 데이타를 출력한다.
한편 래치(13)에서 출력된 제6(c)도와 같은 B채널의 데이타는 래치(16) 및 래치(18)를 통해 2개의 데이타 만큼 지연되어 멀티플렉서(21)로 입력된다.
멀티플렉서(21)는 A포트의 입력으로 제6(c)도와 같은 B채널의 지연전의 데이타가 입력되고, B포트의 입력으로 제6(d)도와 같은 래치(16), (17)를 통해 지연된 B채널의 지연후의 데이타가 입력된후, 제어신호 발생부(19)로 부터 제6(h)도와같은 선택신호(sel)가 입력되면 그 선택신호(sel)에 따라 제6(f)도와 같은 B채널 데이타를 출력한다.
여기서, 상기 멀티플렉서(20)에서 출력된 제6(e)도와 같은 A채널출력데이타의 처음 4바이트(1,3,5,7)와, 상기 멀티플렉서(21)에서 출력된 제6(f)도와 같은 B채널 출력데이타의 처음 4바이트(2,4,6,8)는 각 A채널 및 B채널에서의 수평동기에 해당함으로써, 이 기간내에 기록 시스템 특성에 적합한 다른 동기 패턴을 부가할 수 있다.
이상에서 상세히 설명한 바와같이 본 고안은 고가의 레지스터 대신 멀티플렉서를 사용하여 동기를 부가함으로써, 회로구성을 단순화할 수 있고, 간략화된 회로 구성에 의해 제품의 소형화 및 경량화를 꾀할 수 있으며, 생산원가를 절감할 수 있는 효과가 있다.

Claims (1)

  1. 회로에 클럭(CLK)을 인가하는 플립플롭(11)과, 이 플립플롭(11)으로 부터 인가된 클럭(CLK)에 의해 입력된 병렬 데이타를 채널 분할하는 래치(12), (13)와, 이 래치(12), (13)에서 분할된 채널의 데이타 흐름순서를 동기하는 래치(14)와, 이 래치(14)에서 출력된 A채널의 데이타를 지연시키는 래치(15), (17)와, 상기 래치(13)에서 출력된 B채널의 데이타를 지연시키는 래치(16), (18)와, 시스템을 제어하기 위한 제어신호를 발생하는 제어신호 발생부(19)와, 이 제어신호 발생부(19)에서 출력된 제어신호에 의해 입력된 데이타중 원하는 데이타를 선택하여 출력하는 멀티플렉서(20), (21)로 구성함을 특징으로 하는 채널 분할에 다른 동기 부가 장치.
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