JPH04186938A - デジタル信号変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のビットによりそれぞれが構成された複
数のブロックが連続してなる入力デジタル信号に対して
、ブロックを並び換えるフォーマット変換、及び、周波
数乗換えを行なう伝送装置のデジタル信号変換方式に関
する。

［従来の技術］ 一般に、複数のビット列により構成されたブロックの連
続よりなるデジタル信号を伝送するデジタル伝送装置は
すでに知られている。この装置にあっては、例えば国際
回線のように伝送装置の入力側と出力側とのクロックが
非同期である場合には、入力側から出力側へデジタル信
号を伝送するときに周波数の乗換えを必要とする。また
、このようなデジタル伝送においては、周波数乗換え時
に入力側のデジタル信号を、その中のチャンネル毎に並
び換えて出力することを要求される場合がある（このよ
うな並び換えをフォーマット変換と呼ぶ）。

このような２つの要求がある場合には、デジタル伝送装
置内で周波数乗換えとフォーマット変換との２つの操作
でなるデジタル信号変換動作が行われる。

第２図は従来のデジタル信号変換方式を適用した伝送装
置を示す回路構成図である。

第２図において、この伝送装置１０は、例えばエラステ
ィックストアメモリを利用した周波数乗換え器（以下、
プレジオクロナスバッファと呼ぶ）１０１と、フォーマ
ット変換回路１０９と、セレクト制御信号発生回路１０
７とから構成されている。フォーマット変換回ｎ１０９
は、プレジオクロナスバッファ１０１からのデジタル信
号を所定ビットずつ遅延させる４ビツト遅延器１０２．
８ビツト遅延器１０３．１２ビツト遅延器１０４及び１
６ビツト遅延器１０５と、プレジオクロナスバッファ１
０１からのデジタル信号及び各遅延器１０２．１０３．
１０４．１０５からのデジタル信号をセレクト制御信号
発生回路１０７からのセレクト制御信号に応じて選択す
るマルチプレクサ１０６とから構成されている。なお、
この例の場合、４ビツトがフォーマット変換に供するブ
ロック（サンプル）である。

この伝送装Ｗ１０において、周波数乗換えは、プレジオ
クロナスバッファ１０１への書込みを入力側クロックに
基づいて行ない、プレジオクロナスバッファ１０１から
の読出しを出力側クロックに基づいて行なうことで実行
される。

第３図は従来のフォーマット変換方式を示すタイミング
チャートである。第３図は入力デジタル信号の１フレー
ムのブロック列Ａ〜Ｆを、ブロック列Ａ、Ｃ，Ｅ、Ｂ、
Ｄ、Ｆに変換する場合を示している。　　　　− 第３図において、入力側から伝送されてきたデジタル信
号Ｓ１はプレジオクロナスバッファ１０１に入って入力
側の周期でもって書き込まれ、そして入力側の周期と異
なる非同期の出力側の周期でもって読み出され、その結
果、周波数乗換えが行われたデジタル信号Ｓ２が出力さ
れる。

このデジタル信号Ｓ２は各遅延器１０２〜１０５に入力
され、その結果、各遅延器１０２〜１０５からはデジタ
ル信号Ｓ２に対してそれぞれ４ビツト、８ビツト、１２
ビツト、１６ビツトだけ遅延したデジタル信号５３−ｑ
Ｓ６が出力され、これら出力信号８３〜Ｓ６はデジタル
信号Ｓ２と共にマルチプレクサ１０６へ入力される。

このマルチプレクサ１０６においてはミセレクト制御信
号発生回路１０７からのセレクト制御信号に基づいて、
第３図に示す各デジタル信号８３〜Ｓ６の斜線部分のブ
ロックが選択されて多重化され、結果として、フォーマ
ット変換されたデジタル信号Ｓフが出力される。

［発明が解決しようとする課題］ しかしたがら、上述した伝送装置１０にあっては、フォ
ーマット変換のために、第２図に示すようにフォーマッ
ト変換回路１０９は複数の遅延器１０２〜１０５と１個
のマルチプレクサ１０６とを必要とし、装置が大型化し
ていた。特に、ブロックの並べ換えの内容が複雑になる
ほど必要とする遅延器の数が増え、ハードウェアの回路
規模が一層増大すると言う問題点があった。また、この
種の伝送装置にあっては、入力信号がまずプレジオクロ
ナスバッファ１０１で遅れ、その出力信号はさらに各遅
延器でも遅れるので、最終的な出力信号は入力側の信号
よりかなり遅れるという問題点もあった。

本発明は、以上の点を考慮してなされたものであり、回
路規模を小さくすると共に遅延時間を可及的に小さくす
ることができるデジタル信号変換方式を提供しようとす
るものである。

［課題を解決するための手段］ 本発明は、かかる課題を解決するために、複数のビット
によりそれぞれが構成された複数のブロックが連続して
なる入力デジタル信号に対して、ブロックを並び換える
フォーマット変換、及び、周波数乗換えを行なうデジタ
ル信号変換方式において、入力デジタル信号の入力側ク
ロックに基づいた書込み及び出力側クロックに基づいた
読出しを通じて周波数乗換えを行なう複数のエラスティ
ックストアメモリを設けた。また、出力側の要求に応じ
た順序のブロック列に従って入力するブロックをエラス
ティックストアメモリの数に対応した数にグループ化し
て各エラスティックストアメモリに書込み、その後、書
、き込まれたブロックを出力側の所定の周期でもって各
エラスティックストアメモリよりグループ化されたブロ
ック毎に順次読み出すように゛してフォーマット変換さ
れたデジタル信号を得るようにしたものである。

［作用］ 本発明によっても、周波数乗換えは、入力デジタル信号
のエラスティックストアメモリに対する入力側クロック
に基づいた書込み及び出力側クロックに基づいた読出し
を通じて行なう。

また、本発明によれば、以上のようにフォーマット変換
方式を構成したので、入力したデジタル信号は入力側の
所定の周期で各エラスティックストアメモリに振り分け
られて書き込まれる。このとき、入力する各ブロックは
、出力側の要求に応じた順序のブロック列に従って、グ
ループ化されつつ振り分けられる。例えば、第１のエラ
スティックストアメモリには、先に出力されるべきブロ
ック群が記憶され、第２のエラスティックストアメモリ
には、あとで出力されるべきプロ・ツク群が記憶される
。そして、このように記憶されたブロック群は、入力側
の周期とは異なってこれと非同期の出力側の周期でもっ
て、先に出力すべきブロック群を記憶した例えば第１の
エラスティックストアメモリからデータを読み出し、こ
れが完了した後、例えば第２のエラスティックストアメ
モリからデータを読み出す。

このようにして、デジタル信号の並び換えと周波数の乗
り換えとを同時に行うことができるのである。

［実施例コ 以下、本発明の一実施例を添付図面に基づいて詳述する
。

第１図はこの実施例に係るデジタル伝送装置を示すブロ
ック図、第４図は第１図に示す伝送装置の動作を示すタ
イミングチャートである。

第１図において、この伝送装置３０は、位相差を吸収す
ることができる複数、図示例にあっては２つのエラステ
ィックストアメモリ３０１．３０２を備えている。これ
ら各メモリ３０１．３０２は、先に入力して蓄積したデ
ータを先に出力する、所謂ファーストインファーストア
ウト（ＦＩＦＯ）動作をする。

このメモリの数は限定されず、例えば複雑なフォーマッ
ト変換を行なう場合には、それに対応させてメモリの数
を増加させる。

各エラスティックストアメモリ３０１．３０２は、デー
タを入力するＤＩＩ、ＤＩ２端子を有し、これら端子は
並列に接続されて、これにデジタル信号ＤＡＴＡＲが入
力される。また、各メモリ３０１．３０２は、データを
出力する端子ＤＯＩ、ＤＯ２をそれぞれ有し、これらも
並列に接続されており、最終的な出力デジタル信号ＤＡ
ＴＡＳを送出する。

入力デジタル信号ＤＡＴＡＲは、第４図（ａ）に示すよ
うに４ビツト１サンプルよりなるブロック［Ａ］〜［Ｆ
］が連続されて構成されている。

各ブロックはチャネルに対応しており、ブロックのビッ
ト数は４ビツトに限定されないのは勿論である。

各メモリ３０１．３０２の端子ＷＲ１、ＷＢ２はそれぞ
れ書込み起動信号を入力する端子であり、また、端子Ｗ
ＣＬＫ１、ＷＣＬＫ２はそれぞれ書込みクロック信号を
入力する端子である。また、端子ＲＲＩ、ＲＲ２はそれ
ぞれ読出し起動信号を入力する端子であり、端子ＲＣＬ
ＫＩ、ＲＣＬＫ２はそれぞれ読出しクロック信号を入力
する端子である。そして、端子ｏＥ１、ＯＲ３は、それ
ぞれアウトプットイネーブル信号を入力する端子である
。

なお、書込み系の上述した各種信号は入力側に同期して
おり、読出し系の上述した各種信号は出力側に同期して
いる。

また、各メモリ３０１．３０２の制御は、図示したいメ
モリ制御部より実行される。このメモリ制御を通じて周
波数乗換え及びフォーマット変換が実行される。

次に、上記実施例の動作を第４図を参照して説明する。

この実施例においては、第４図（ａ＞に示す入力デジタ
ル信号ＤＡＴＡＨの１フレーム中のブロック列［Ａコル
［Ｆ］を、第４図（ｏ）に示すような［Ａ］　、　［Ｃ
］　、　［Ｅ］　、　［Ｂコ、　［Ｄコ　、［Ｆ］でな
るブロック列の出力デジタル信号ＤＡＴＡＳにフォーマ
ット変換するものであり、かつ、同時に周波数乗換えを
も行なうものである。

入力側のデジタル信号ＤＡＴＡＲを周波数乗換え用のメ
モリとしての各エラスティックストアメモリ３０１．３
０２のＤＩＩ、ＤＩ２端子に入力する。ここで、出力側
の要求に応じた順序のブロック列にすべくブロック［Ａ
］、［Ｃ］、［Ｅ］と、ブロック［Ｂ］、［Ｄ］、［Ｆ
］とがグループ化されてそれぞれ別個のメモリ３０１．
３０２に記憶されるようにメモリ制御部が制御する。

すなわち、第１のエラスティックストアメモリ３０１に
は、ブロック［Ａ］、［Ｃ］、［Ｅ］のデータだけを書
き込むために、入力側に同期したしかもこれらブロック
期間だけ発生している第４図（Ｃ）に示す歯抜はクロッ
ク信号が端子ＷＣＬＫ１に入力され、また、ブロック［
Ａ］の先頭データの書込みタイミングに合わせた第４図
（ｂ）に示す書込み起動信号が端子ＷＲＩに入力される
。

この結果、メモリ３０１には、ブロック［Ａ］、［Ｃ］
、［Ｅ］のデータがこの順序で連続して書き込まれ記憶
される。

一方、第２のエラスティックストアメモリ３０２には、
ブロック［Ｂ］、［Ｄコ、［Ｆ］のデータだけを書き込
むために、上記と同様に、入力側に同期したしかもこれ
らブロック期間だけ発生している第４図（ｅ）に示す歯
抜はクロック信号が端子ＷＣＬＫ２に入力され、また、
ブロック［Ｂ］の先頭データの書込みタイミングに合わ
せた第４図（ｄ）に示す書込み起動信号が端子ＷＲ２に
入力される。この結果、メモリ３０２にはブロック［Ｂ
］、［Ｄ］、［Ｆ］のデータがこの順序で連続して書き
込まれる。

図示したいメモリ制御部は、周波数乗換えのための出力
側のタイミングを内部発生の第４図（ｆ＞に示す信号８
８Ｋによって管理しており、この信号８８Ｋに基づいて
読出し動作を制御する。

この場合、出力デジタｌＩ／、信号ＤＡＴＡＳにおける
所望のブロック列を実現すべく、メモリ３０１に対する
読出し動作、メモリ３０２に対する読出し動作の順に実
行される。

すなわち、まず、メモリ３０１には、第４図（ｇ＞に示
す読出し起動信号が端子ＲＲＩに与えられ、３ブロック
期間有意状態の第４図（ｉ）に示すアウトプットイネー
ブル信号が端子ＯＥ１に与えられ、このアウトプットイ
ネーブル信号が有意な３ブロック期間連続する出力側に
同期した第４図（ｈ）に示すクロック信号が端子ＲＣＬ
Ｋ　１に入力される。この結果、メモリ３０１のデータ
出力端子Ｄｏｔからは、ファーストインファーストアウ
トの機能によりブロック［Ａ］、［Ｃ］、［Ｅ］のデー
タがこの順序で連続した第４図（ｊ＞に示すデジタル信
号が出力される。

このようなメモリ３０１からの読出しが終了するタイミ
ングで、他方のメモリ３０２には、第４図（ｋ）に示す
読出し起動信号が端子ＲＲ２に与えられ、メモリ３０１
からの読出し終了時点から３ブロック期間有意状態の第
４図（ｍ）に示すアウトプットイネーブル信号が端子Ｏ
Ｅ２に与えられ、このアウトプットイネーブル信号が有
意な３ブロック期間連続する出力側に同期した第４図（
ρ）に示すクロック信号が端子ＲＣＬＫ２に入力される
。この結果、メモリ３０２のデータ出力端子ＤＯ２から
は、ファーストインファーストアウトの機能によりブロ
ック［Ｂ］、［Ｄ］、［Ｆ］のデータがこの順序で連続
した第４図（ｎ）に示すデジタル信号が出力される。

各メモリ３０１．３０２は、アウトプットイネーブル信
号が非有意のときには、すなわち、読出し時以外では、
データ出力端子Ｄ０１、ＤＯ２をハイインピーダンスに
し、これにより、両メモリ３０１及び３０２の出力端子
が共通の出力データ線に接続されていてもワイヤードオ
ア接続となり、出力デジタル信号ＤＡＴＡＳは第４図（
０）に示すように各メモリ３０１．３０２からの出力デ
ジタル信号（ＤＯＩ、ＤＯ２）を選択したものとなる。

これにより最終的な出力、デジタル信号ＤＡＴＡＳは、
ブロック「Ａコ、［Ｃ］、「Ｅコ、［Ｂ］、［Ｄ］、［
Ｆ］のデータをこの順番で連続して含むものとなる。

このように、プレジオクロナスバッファとして複数のエ
ラスティックストアメモリを用いてこれらをフォーマッ
ト変換を考慮して制御することにより、周波数乗換え機
能とフォーマット変換機能とをこれらメモリによって同
時に実現することができる。従って、従来必要とされた
複数の遅延器やマルチプレクサを不要にすることができ
、回路規模を小さくすることができる。また、遅延器を
不要にできるので、回路内の遅延時間はエラスティック
ストアメモリにて生じる位相差だけとなってフォーマッ
ト変換では遅延が生じない。故に、フォーマット変換に
おいても遅延が生じていた従来に比較して、遅延時間を
可及的に小さくすることができる。

なお、上述の実施例にあっては、データブロックを一つ
置きに取り出してグループ化したが、これに限定されな
い。例えば、各メモリ３０１．３０２に与える制御信号
の内容を変えることにより、フォーマット変換の内容を
変えることができる。

さらには、エラスティックストアメモリの数をさらに増
加することにより、更に複雑なフォーマット変換を行な
うことができる。

また、図示を省略したメモリ制御部は、ソフトウェア構
成であってもまたハードウェア構成であっても良い。

「発明の効果コ 以上要するに、本発明によれば次のような優れた作用効
果を発揮することができる。

複数のエラスティックストアメモリを使用してこれらに
与える制御信号を制御することにより、周波数乗換え機
能のみならず、フォーマット変換機能をも持たせること
ができる。

このため、従来必要とされていた遅延回路やマルチプレ
クサを不要にすることができ、回路規模を小さくするこ
とができるのみならずフォーマット変換時の遅延時間を
なくして全体の遅延時間を可及的に小さくできる。　。

また、エラスティックストアメモリに与える制御信号の
内容を変えることにより、フォーマット変換の内容を容
易に変更することができる。

【図面の簡単な説明】

第１図は本発明のデジタル信号変換方式の一実施例に係
るデジタル伝送装置を示すブロック図、第２図は従来方
式に係るデジタル伝送装置を示すブロック図、第３図は
第２図に示す伝送装置の動作を示すタイミングチャート
、第４図は第１図に示す伝送装置の動作例を示すタイミ
ングチャートである。 ３０・・・デジタル伝送装置、３０１．３０２・・・エ
ラスティックストアメモリ。 ３０１、エラスティックストアメモリ ３０２：Ｘうλテ４ツクストアメモリ ｎ −実施例の７゛ロフク 第１図

Claims (1)

1. 【特許請求の範囲】 複数のビットによりそれぞれが構成された複数のブロッ
   クが連続してなる入力デジタル信号に対して、前記ブロ
   ックを並び換えるフォーマット変換、及び、周波数乗換
   えを行なうデジタル信号変換方式において、 前記入力デジタル信号の入力側クロックに基づいた書込
   み及び出力側クロックに基づいた読出しを通じて周波数
   乗換えを行なう複数のエラスティックストアメモリを設
   け、 出力側の要求に応じた順序のブロック列に従つて前記入
   力するブロックを前記エラスティックストアメモリの数
   に対応した数にグループ化して前記各エラスティックス
   トアメモリに書込み、その後、該書き込まれたブロック
   を前記出力側の所定の周期でもつて前記各エラスティッ
   クストアメモリよりグループ化されたブロック毎に順次
   読み出すようにしてフォーマット変換されたデジタル信
   号を得る ことを特徴とするデジタル信号変換方式。