JPH02137431A - データ多重方式 - Google Patents
データ多重方式Info
- Publication number
- JPH02137431A JPH02137431A JP29006688A JP29006688A JPH02137431A JP H02137431 A JPH02137431 A JP H02137431A JP 29006688 A JP29006688 A JP 29006688A JP 29006688 A JP29006688 A JP 29006688A JP H02137431 A JPH02137431 A JP H02137431A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- address
- selector
- multiplex
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000003780 insertion Methods 0.000 description 7
- 230000037431 insertion Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ多重方式に関し、特にデジタルデータ相
互接続装置において任意のタイムスロットに任意のデー
タを多重するデータ多重方式に関する。
互接続装置において任意のタイムスロットに任意のデー
タを多重するデータ多重方式に関する。
時分割多重化方式のデータ相互接続装置などで、入力デ
ータに任意のデータを多重して出力する場合、入力デー
タと任意のデータとを希望とするタイミングで切り換え
る方法が多用されている。通常この任意のデータは、予
めメモリに蓄えられており必要に応じて書き換えられる
か必要な種類だけ用意される。
ータに任意のデータを多重して出力する場合、入力デー
タと任意のデータとを希望とするタイミングで切り換え
る方法が多用されている。通常この任意のデータは、予
めメモリに蓄えられており必要に応じて書き換えられる
か必要な種類だけ用意される。
第４図は従来の相互接続データ多重方式の例を示すブロ
ック図である。第４図において、入力データはスイッチ
２０１によって第１のデータメモリ２０２と第２のデー
タメモリ２０３とに１フレーム毎に交互に供給され、バ
イナリカウンタ２０８からセレクタ２０６あるいはセレ
クタ２０７を経て与えられるアドレス信号によってシー
ケンシャルに書き込まれる。
ック図である。第４図において、入力データはスイッチ
２０１によって第１のデータメモリ２０２と第２のデー
タメモリ２０３とに１フレーム毎に交互に供給され、バ
イナリカウンタ２０８からセレクタ２０６あるいはセレ
クタ２０７を経て与えられるアドレス信号によってシー
ケンシャルに書き込まれる。
例えば、成るフレームの時間においてスイッチ２０１か
ら供給された入力データは、パイナリカウンタ２０８で
発生しセレクタ２０７を経て与えられるアドレス信号に
よって第１のデータメモリ２０２に逐次書き込まれる。
ら供給された入力データは、パイナリカウンタ２０８で
発生しセレクタ２０７を経て与えられるアドレス信号に
よって第１のデータメモリ２０２に逐次書き込まれる。
一方、同じ時間においては、予め相互接続制御メモリで
あるアドレスメモリ２０９に蓄えられた相互接続データ
に従いセレクタ２０６を経て与えられるアドレス信号に
制御されて第２のデータメモリ２０３から、既に直前の
フレームの時間において書き込まれている入力データを
読み出す。このとき、セレクタ２０４はデータメモリ２
０３からのデータを選択する。以上の動作をフレーム毎
に繰り返すことにより、入力データは相互接続（回線編
集）された出力データとなる。その後、この出力データ
は、多重データメモリ２１０に記憶されている任意のデ
ータとセレクタ２０５により多重されて出力されている
。すなわち、バイナリカウンタ２０８に同期したタイミ
ング且つ所要とする任意のデータを多重するタイミング
で、セレクタ２０５を多重データメモリ２１０側に選択
することで多重されたデータを出力している。その多重
のタイミングは、挿入タイムスロットメモリ２１２に記
憶されている挿入タイムスロットとバイナリカウンタ２
０８の出力とが入力される挿入タイミング発生回路２１
１から発生される多重制御信号に基づいている。
あるアドレスメモリ２０９に蓄えられた相互接続データ
に従いセレクタ２０６を経て与えられるアドレス信号に
制御されて第２のデータメモリ２０３から、既に直前の
フレームの時間において書き込まれている入力データを
読み出す。このとき、セレクタ２０４はデータメモリ２
０３からのデータを選択する。以上の動作をフレーム毎
に繰り返すことにより、入力データは相互接続（回線編
集）された出力データとなる。その後、この出力データ
は、多重データメモリ２１０に記憶されている任意のデ
ータとセレクタ２０５により多重されて出力されている
。すなわち、バイナリカウンタ２０８に同期したタイミ
ング且つ所要とする任意のデータを多重するタイミング
で、セレクタ２０５を多重データメモリ２１０側に選択
することで多重されたデータを出力している。その多重
のタイミングは、挿入タイムスロットメモリ２１２に記
憶されている挿入タイムスロットとバイナリカウンタ２
０８の出力とが入力される挿入タイミング発生回路２１
１から発生される多重制御信号に基づいている。
上述した従来のデータ多重方式は、任意のデータを記憶
しておく多重データメモリと、そのデータを多重するタ
イムスロットを記憶するための挿入タイムスロットメモ
リ、および前記タイムスロットがセレクタ２０５を通過
するタイミングでセレクタを動作させる挿入タイミング
発生回路が必要となる。このため装置が大型化、高価格
化せざるを得ないことが多いという欠点がある。
しておく多重データメモリと、そのデータを多重するタ
イムスロットを記憶するための挿入タイムスロットメモ
リ、および前記タイムスロットがセレクタ２０５を通過
するタイミングでセレクタを動作させる挿入タイミング
発生回路が必要となる。このため装置が大型化、高価格
化せざるを得ないことが多いという欠点がある。
本発明の目的は、上述の欠点を除去し、装置の小型化、
低価格化を実現するデータ多重方式を提供することにあ
る。
低価格化を実現するデータ多重方式を提供することにあ
る。
本発明のデータ多重方式は、
スイッチによってフレーム毎に交互に供給される入力デ
ータを記憶する二面構成された第１と第２のデータメモ
リと、 前記メモリから任意の順序でデータを読み出すことを可
能とする相互接続データと、多重制御信号データおよび
多重データとを記憶するアドレスメモリと、 前記アドレスメモリに記憶された多重制御信号データに
よって制御されて同一アドレスに記憶されている多重デ
ータと前記データメモリからのデータとの切り換えを実
施するセレクタとを備えていることを特徴としている。
ータを記憶する二面構成された第１と第２のデータメモ
リと、 前記メモリから任意の順序でデータを読み出すことを可
能とする相互接続データと、多重制御信号データおよび
多重データとを記憶するアドレスメモリと、 前記アドレスメモリに記憶された多重制御信号データに
よって制御されて同一アドレスに記憶されている多重デ
ータと前記データメモリからのデータとの切り換えを実
施するセレクタとを備えていることを特徴としている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図、第２図は
アドレスメモリの使用例を示す図、第３図は実施例の動
作を説明するタイミング図である。
アドレスメモリの使用例を示す図、第３図は実施例の動
作を説明するタイミング図である。
第１図に示すデータ多重方式は、入力データをフレーム
毎に交互に供給するスイッチ１０１ と、このスイッチ
によってフレーム毎に交互に供給される入力データを記
憶する二面構成された第１と第２のデータメモリ１０２
．１０３と、バイナリカウンタ１０８と、メモリ１０２
．１０３から任意の順序でデータを読み出すことを可能
とする相互接続データと多重制御信号データおよび多重
データとを記憶するアドレスメモリ１０９と、バイナリ
カウンタ１０８の出力とアドレスメモリ１０９からの読
み出し信号との切り換えを実施する２対１のセレクタ１
０６．１０７と、第１のデータメモリ１０２からの読み
出しデータと第２のデータメモリ１０３からの読み出し
データの切り換えを実施する２対１のセレクタ１０４と
、アドレスメモリ１０９に記憶された多重制御信号デー
タによって制御されて同一アドレスに記憶されている多
重データとデータメモリ１０２．１０３からのデータの
切り換えを実施する２対１のセレクタ１０５とを備えて
いる。
毎に交互に供給するスイッチ１０１ と、このスイッチ
によってフレーム毎に交互に供給される入力データを記
憶する二面構成された第１と第２のデータメモリ１０２
．１０３と、バイナリカウンタ１０８と、メモリ１０２
．１０３から任意の順序でデータを読み出すことを可能
とする相互接続データと多重制御信号データおよび多重
データとを記憶するアドレスメモリ１０９と、バイナリ
カウンタ１０８の出力とアドレスメモリ１０９からの読
み出し信号との切り換えを実施する２対１のセレクタ１
０６．１０７と、第１のデータメモリ１０２からの読み
出しデータと第２のデータメモリ１０３からの読み出し
データの切り換えを実施する２対１のセレクタ１０４と
、アドレスメモリ１０９に記憶された多重制御信号デー
タによって制御されて同一アドレスに記憶されている多
重データとデータメモリ１０２．１０３からのデータの
切り換えを実施する２対１のセレクタ１０５とを備えて
いる。
第２図はアドレスメモリ１０９の使用例であり、各アド
レスはＤＩ５”’Ｄ１１の１６ビツトを有し、１ピツ）
Ｄｏｓは多重制御信号データである。ビットＤＩＳは、
“０”であれば多重せず、１″であれば多重することを
示している。アドレスＯＨ，１ＨのビットＩ）ｔｓは“
０”であり、この場合ビットＤ１□〜Ｄ、には相互接続
データが記憶される。アドレス２ＨのビットＤＩ８は“
１″であり、同一アドレスのビットＤ、〜Ｄ０には多重
データが記憶されている。なお、第２図においては、×
印のあるビットは“０”または“１”でよい。
レスはＤＩ５”’Ｄ１１の１６ビツトを有し、１ピツ）
Ｄｏｓは多重制御信号データである。ビットＤＩＳは、
“０”であれば多重せず、１″であれば多重することを
示している。アドレスＯＨ，１ＨのビットＩ）ｔｓは“
０”であり、この場合ビットＤ１□〜Ｄ、には相互接続
データが記憶される。アドレス２ＨのビットＤＩ８は“
１″であり、同一アドレスのビットＤ、〜Ｄ０には多重
データが記憶されている。なお、第２図においては、×
印のあるビットは“０”または“１”でよい。
以上のアドレスメモリ１０９の使用例は、アドレスＯＨ
とＩ Ｈに格納されているデータによりタイムスロット
ＯＨとＩＨの８ビツトのデータを相互接続し、タイムス
ロット２Ｈに１０１０１０１０”のデータを多重する場
合の例である。ここで、あるデータを入力データに多重
する場合においては、多重するタイミングでのアドレス
メモリ１０９から読み出されるデータは任意である。そ
こで、第２図のアドレスメモリのアドレス２Ｈのごと（
、このアドレスのデータに所要の多重データ（Ｄ？〜Ｄ
６）と、この多重データ自身を選択・出力するための多
重制御信号データ（ｐ＋ｓ）を同一アドレスに付加して
おくことにより、セレクタ１０５において出力データへ
の任意のデータの多重が可能となる。
とＩ Ｈに格納されているデータによりタイムスロット
ＯＨとＩＨの８ビツトのデータを相互接続し、タイムス
ロット２Ｈに１０１０１０１０”のデータを多重する場
合の例である。ここで、あるデータを入力データに多重
する場合においては、多重するタイミングでのアドレス
メモリ１０９から読み出されるデータは任意である。そ
こで、第２図のアドレスメモリのアドレス２Ｈのごと（
、このアドレスのデータに所要の多重データ（Ｄ？〜Ｄ
６）と、この多重データ自身を選択・出力するための多
重制御信号データ（ｐ＋ｓ）を同一アドレスに付加して
おくことにより、セレクタ１０５において出力データへ
の任意のデータの多重が可能となる。
次に、第１図の実施例の動作を、第３図のタイミング図
をも参照しながら説明する。
をも参照しながら説明する。
入力データはスイッチ１０１によって第１のデータメモ
リ１０２と第２のデータメモリ１０３とに１フレーム毎
に交互に供給される。第３図（ａ）はそのフレーム番号
ＦＯ，Ｆｌ、Ｆ２．Ｆ３． ・・・を、第３図（ｅ）
は入力データｆｏ、ｆｌ、ｆ２゜ｆ３・・・を示す。セ
レクタ１０６．１０７はバイナリカウンタ１０８の出力
（第３図（ｂ））を選択してアドレス信号とし、このア
ドレス信号によって入力データは第１および第２のデー
タメモリ１０２．１０３にシーケンシャルに書き込まれ
る。
リ１０２と第２のデータメモリ１０３とに１フレーム毎
に交互に供給される。第３図（ａ）はそのフレーム番号
ＦＯ，Ｆｌ、Ｆ２．Ｆ３． ・・・を、第３図（ｅ）
は入力データｆｏ、ｆｌ、ｆ２゜ｆ３・・・を示す。セ
レクタ１０６．１０７はバイナリカウンタ１０８の出力
（第３図（ｂ））を選択してアドレス信号とし、このア
ドレス信号によって入力データは第１および第２のデー
タメモリ１０２．１０３にシーケンシャルに書き込まれ
る。
第３図のタイミング図によれば、フレーム番号Ｆ１の時
間においてスイッチ１０１から供給された入力データｆ
１は、バイナリカウンタ１０８で発生しセレクタ１０７
を経て与えられるアドレス信号によって第１のデータメ
モリ１０２に逐次書き込まれる。第３図（ｄ）は、セレ
クタ１０７の切り換え信号を示す。一方、同じフレーム
番号Ｆ１の時間においては、予めアドレスメモリ１０９
に蓄えられた相互接続データに従いセレクタ１０６を経
て与えられるアドレス信号に制御されて、第２のデータ
メモリ１０３から、既にフレーム番号ＦＯの時間におい
て書き込まれている入力データｆＯを読み出す。
間においてスイッチ１０１から供給された入力データｆ
１は、バイナリカウンタ１０８で発生しセレクタ１０７
を経て与えられるアドレス信号によって第１のデータメ
モリ１０２に逐次書き込まれる。第３図（ｄ）は、セレ
クタ１０７の切り換え信号を示す。一方、同じフレーム
番号Ｆ１の時間においては、予めアドレスメモリ１０９
に蓄えられた相互接続データに従いセレクタ１０６を経
て与えられるアドレス信号に制御されて、第２のデータ
メモリ１０３から、既にフレーム番号ＦＯの時間におい
て書き込まれている入力データｆＯを読み出す。
このときセレクタ１０４は第２のデータメモリ１０３か
らのデータ１０を選択する。第３図（ｃ）は、セレクタ
１０４．１０６の切り換え信号を示す。
らのデータ１０を選択する。第３図（ｃ）は、セレクタ
１０４．１０６の切り換え信号を示す。
上述した動作をフレーム毎に繰り返すことにより、入力
データは相互接続（回線編集）された出力データとなる
。第３図（ｆ）は、セレクタ１０４の出力、すなわち相
互接続された出力データを示している。出力データは、
セレクタ１０５の一方の入力に入力される。
データは相互接続（回線編集）された出力データとなる
。第３図（ｆ）は、セレクタ１０４の出力、すなわち相
互接続された出力データを示している。出力データは、
セレクタ１０５の一方の入力に入力される。
セレクタ１０５の他方の入力には、アドレスメモ１月０
９から所要の多重データが読み出されて入力される。同
時にアドレスメモリ１０９の同一アドレスから、その多
重データを選択・出力する多重制御信号（第３図（ｇ）
）が、セレクタ１０５の切り換えを制御する信号として
入力される。セレクタ１０５は、この多重制御信号によ
り、アドレスメモ１７１０９側を選択して、出力データ
へ多重データを多重する。第３図（ｈ）は出力データを
示しており、斜線部は多重されたデータを示す。
９から所要の多重データが読み出されて入力される。同
時にアドレスメモリ１０９の同一アドレスから、その多
重データを選択・出力する多重制御信号（第３図（ｇ）
）が、セレクタ１０５の切り換えを制御する信号として
入力される。セレクタ１０５は、この多重制御信号によ
り、アドレスメモ１７１０９側を選択して、出力データ
へ多重データを多重する。第３図（ｈ）は出力データを
示しており、斜線部は多重されたデータを示す。
（発明の効果〕
以上説明したように本発明では、アドレスメモリに多重
制御信号データとして１ビツト付加することにより、任
意のデータを入力データに多重することが可能となる。
制御信号データとして１ビツト付加することにより、任
意のデータを入力データに多重することが可能となる。
特に、多重するデータが大量であり、高速である場合に
適用して、使用メモリＩＣ数の削減と装置の小型化に効
果がある。
適用して、使用メモリＩＣ数の削減と装置の小型化に効
果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
アドレスメモリの使用例を示す図、第３図は実施例の動
作を説明するタイミング図、第４図は従来例を示すブロ
ック図である。 １０１、２０１・・・スイッチ １０２、２０２・・・第１のデータメモリ１０３、２０
３・・・第２のデータメモリ１０４、２０４．１０５．
２０５．１０６．２０６．１０７．２０７・セレクタ １０８．２０８・ １０９．２０９・ ２１０ ・ ・ ・ ２１１ ・ ・ ・ ２１２ ・ ・ ・ 、バイナリカウンタ ・アドレスメモリ ・多重データメモリ ・挿入タイミング発生回路 ・挿入タイムスロットメモリ
アドレスメモリの使用例を示す図、第３図は実施例の動
作を説明するタイミング図、第４図は従来例を示すブロ
ック図である。 １０１、２０１・・・スイッチ １０２、２０２・・・第１のデータメモリ１０３、２０
３・・・第２のデータメモリ１０４、２０４．１０５．
２０５．１０６．２０６．１０７．２０７・セレクタ １０８．２０８・ １０９．２０９・ ２１０ ・ ・ ・ ２１１ ・ ・ ・ ２１２ ・ ・ ・ 、バイナリカウンタ ・アドレスメモリ ・多重データメモリ ・挿入タイミング発生回路 ・挿入タイムスロットメモリ
Claims (1)
- （１）スイッチによってフレーム毎に交互に供給される
入力データを記憶する二面構成された第１と第２のデー
タメモリと、 前記メモリから任意の順序でデータを読み出すことを可
能とする相互接続データと、多重制御信号データおよび
多重データとを記憶するアドレスメモリと、 前記アドレスメモリに記憶された多重制御信号データに
よって制御されて同一アドレスに記憶されている多重デ
ータと前記データメモリからのデータとの切り換えを実
施するセレクタとを備えていることを特徴とするデータ
多重方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29006688A JP2765887B2 (ja) | 1988-11-18 | 1988-11-18 | データ多重方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29006688A JP2765887B2 (ja) | 1988-11-18 | 1988-11-18 | データ多重方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137431A true JPH02137431A (ja) | 1990-05-25 |
| JP2765887B2 JP2765887B2 (ja) | 1998-06-18 |
Family
ID=17751347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29006688A Expired - Lifetime JP2765887B2 (ja) | 1988-11-18 | 1988-11-18 | データ多重方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765887B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006242620A (ja) * | 2005-03-01 | 2006-09-14 | Proassist:Kk | 超音波センサ信号処理システム |
-
1988
- 1988-11-18 JP JP29006688A patent/JP2765887B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006242620A (ja) * | 2005-03-01 | 2006-09-14 | Proassist:Kk | 超音波センサ信号処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765887B2 (ja) | 1998-06-18 |
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