JP2845114B2 - 残響付与装置 - Google Patents
残響付与装置Info
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- JP2845114B2 JP2845114B2 JP5352247A JP35224793A JP2845114B2 JP 2845114 B2 JP2845114 B2 JP 2845114B2 JP 5352247 A JP5352247 A JP 5352247A JP 35224793 A JP35224793 A JP 35224793A JP 2845114 B2 JP2845114 B2 JP 2845114B2
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-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10K—SOUND-PRODUCING DEVICES; METHODS OR DEVICES FOR PROTECTING AGAINST, OR FOR DAMPING, NOISE OR OTHER ACOUSTIC WAVES IN GENERAL; ACOUSTICS NOT OTHERWISE PROVIDED FOR
- G10K15/00—Acoustics not otherwise provided for
- G10K15/08—Arrangements for producing a reverberation or echo sound
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、残響時間の長い音場
空間をシミュレートするのに好適な残響付与装置に関す
る。
空間をシミュレートするのに好適な残響付与装置に関す
る。
【０００２】
【従来の技術】オーディオ信号に残響音を付与する方法
として、いわゆる反射音合成方式の残響音付与方法があ
る。この反射音合成方式の残響音付与方法は、コンサー
トホール等の音場空間においてインパルス音を発生した
際に採取される反射音のサンプルデータ列を予めＲＯＭ
（リードオンリメモリ）などのメモリに記憶させてお
き、オーディオ信号のサンプルデータ列に対しこのＲＯ
Ｍに記憶されたサンプルデータ列を畳み込むことにより
残響の付与されたオーディオ信号を得るものである。こ
の種の方法によれば、各種音場空間における反射音のサ
ンプルデータ列を予め得ておくことにより、それらの各
空間に対応した多様な残響音をオーディオ信号に付与す
ることができる。
として、いわゆる反射音合成方式の残響音付与方法があ
る。この反射音合成方式の残響音付与方法は、コンサー
トホール等の音場空間においてインパルス音を発生した
際に採取される反射音のサンプルデータ列を予めＲＯＭ
（リードオンリメモリ）などのメモリに記憶させてお
き、オーディオ信号のサンプルデータ列に対しこのＲＯ
Ｍに記憶されたサンプルデータ列を畳み込むことにより
残響の付与されたオーディオ信号を得るものである。こ
の種の方法によれば、各種音場空間における反射音のサ
ンプルデータ列を予め得ておくことにより、それらの各
空間に対応した多様な残響音をオーディオ信号に付与す
ることができる。
【０００３】
【発明が解決しようとする課題】ところで、教会などの
音場空間はインパルス音を発生した場合に比較的長時間
に亙って残響音が聴取される。このように長時間に及ぶ
残響音を上記反射音合成方式の残響音付与方法により得
ようとすると、長時間に亙ったオーディオ信号のサンプ
ルデータ列に対し、長時間に亙った反射音のサンプルデ
ータ列を畳み込む必要がある。そして、そのためにはタ
ップ数の大きな畳み込み演算用ＤＳＰ（デジタル信号処
理回路）、すなわち、サンプリング周期毎に多くの回数
の積和演算を実行することができるＤＳＰが必要とな
る。しかし、そのようなタップ数の大きな畳み込み演算
用ＤＳＰを得るためには、ＤＳＰ内に多数の乗算器を設
けるか、あるいは一定のサンプリング周期内に多くの回
数の積和演算処理を時分割で実行し得るようにＤＳＰを
高速化する必要がある。このような理由により、従来、
長時間に亙る残響音をオーディオ信号に付与することは
非常に困難であった。
音場空間はインパルス音を発生した場合に比較的長時間
に亙って残響音が聴取される。このように長時間に及ぶ
残響音を上記反射音合成方式の残響音付与方法により得
ようとすると、長時間に亙ったオーディオ信号のサンプ
ルデータ列に対し、長時間に亙った反射音のサンプルデ
ータ列を畳み込む必要がある。そして、そのためにはタ
ップ数の大きな畳み込み演算用ＤＳＰ（デジタル信号処
理回路）、すなわち、サンプリング周期毎に多くの回数
の積和演算を実行することができるＤＳＰが必要とな
る。しかし、そのようなタップ数の大きな畳み込み演算
用ＤＳＰを得るためには、ＤＳＰ内に多数の乗算器を設
けるか、あるいは一定のサンプリング周期内に多くの回
数の積和演算処理を時分割で実行し得るようにＤＳＰを
高速化する必要がある。このような理由により、従来、
長時間に亙る残響音をオーディオ信号に付与することは
非常に困難であった。
【０００４】この発明は上述した事情に鑑みてなされた
もので、ハードウェアの大規模化、高速化といった厳し
い要求が課せられることなく容易に実現することがで
き、長時間に亙る残響音をオーディオ信号に付与するこ
とができる残響付与装置を提供することを目的としてい
る。
もので、ハードウェアの大規模化、高速化といった厳し
い要求が課せられることなく容易に実現することがで
き、長時間に亙る残響音をオーディオ信号に付与するこ
とができる残響付与装置を提供することを目的としてい
る。
【０００５】
【課題を解決するための手段】請求項１に係る発明は、
サンプルデータ記憶手段（９１）、係数記憶手段（８
２）、長期残響用記憶手段（８１）、レベル検出手段
（４１）、データ入力制御手段（１０）、係数入出力制
御手段（４２）、畳み込み処理手段（９２）からなり、
サンプリング周期毎にサンプルデータが入力される残響
付与装置であって、サンプルデータ記憶手段（９１）
は、サンプルデータ列を記憶し、係数記憶手段（８２）
は、係数が先頭から順に並んだ係数列を記憶し、長期残
響用記憶手段（８１）は、係数が先頭から順に並び、係
数記憶手段（８２）が記憶する係数列よりも長い係数列
を記憶し、レベル検出手段（４１）は、入力されるサン
プルデータの振幅レベルが所定値以下の場合にデータ入
力制御手段（１０）、係数入出力制御手段（４２）に無
音検出信号を出力し、データ入力制御手段（１０）は、
無音検出信号が入力されたサンプリング周期には、入力
されるサンプルデータを取り込まずサンプルデータ記憶
手段（９１）のサンプルデータ列をそのまま保持すると
ともに、無音検出信号が入力されないサンプリング周期
には、入力されるサンプルデータによりサンプルデータ
記憶手段（９１）のサンプルデータ列を更新し、係数入
出力制御手段（４２）は、無音検出信号が入力されたサ
ンプリング周期には、係数記憶手段（８２）の係数列
を、長期残響用記憶手段（８１）の係数列に基づいて、
後方側に１つ更新するとともに、無音検出信号が入力さ
れないサンプリング周期には、係数記憶手段（８２）の
更新された係数を、長期残響用記憶手段（８１）の係数
に基づいて、１つずつ初期状態に戻し、畳み込み処理手
段（９２）は、サンプルデータ記憶手段（９１）のサン
プルデータ列と係数記憶手段（８２）の係数列を畳み込
み出力する残響付与装置を要旨とする。また、請求項２
に係る発明は、サンプルデータ記憶手段（１０６ｂ）、
係数記憶手段（１０６ａ）、長期残響用記憶手段（１０
１，１０３）、レベル検出手段（１０５）、データ入力
制御手段（１０２，１０６）、係数入出力制御手段（１
０２，１０４，１０６）、畳み込み処理手段（１０６）
からなり、サンプリング周期毎にサンプルデータが入力
される残響付与装置であって、サンプルデータ記憶手段
（１０６ｂ）は、サンプルデータ列を記憶すると共に、
前半部、後半部に分けられ、係数記憶手段（１０６ａ）
は、係数が先頭から順に並んだ係数列を記憶するととも
に、前半部、後半部に分けられ、長期残響用記憶手段
（１０１，１０３）は、係数が先頭から順に並び、係数
記憶手段（１０６ａ）が記憶する係数列よりも長い係数
列を記憶し、レベル検出手段（１０５）は、入力される
サンプルデータの振幅レベルが所定値以下の場合にデー
タ入力制御手段（１０２，１０６）、係数入出力制御手
段（１０２，１０４，１０６）に無音検出信号を出力
し、データ入力制御手段（１０２，１０６）は、無音検
出信号が入力されたサンプリング周期には、入力される
サンプルデータによりサンプルデータ記憶手段（１０６
ｂ）の前半部のサンプルデータ列を更新するとともに、
無音検出信号が入力されないサンプリング周期には、入
力されるサンプルデータによりサンプルデータ記憶手段
（１０６ｂ）全体のサンプルデータ列を更新し、係数入
出力制御手段（１０２，１０４，１０６）は、無音検出
信号が入力されたサンプリング周期には、係数記憶手段
（１０６ａ）の後半部の係数列を、長期残響用記憶手段
（１０１，１０３）の係数列に基づいて、後方側に１つ
更新するとともに、無音検出信号が入力されないサンプ
リング周期には、係数記憶手段（１０６ａ）の後半部の
更新された係数を、長期残響用記憶手段（１０１，１０
３）の係数に基づいて、１つずつ初期状態に戻し、畳み
込み処理手段（１０６）は、サンプルデータ記憶手段
（１０６ｂ）全体のサンプルデータ列と係数記憶手段
（１０６ａ）全体の係数列を畳み込み出力する残響付与
装置を要旨とする。
サンプルデータ記憶手段（９１）、係数記憶手段（８
２）、長期残響用記憶手段（８１）、レベル検出手段
（４１）、データ入力制御手段（１０）、係数入出力制
御手段（４２）、畳み込み処理手段（９２）からなり、
サンプリング周期毎にサンプルデータが入力される残響
付与装置であって、サンプルデータ記憶手段（９１）
は、サンプルデータ列を記憶し、係数記憶手段（８２）
は、係数が先頭から順に並んだ係数列を記憶し、長期残
響用記憶手段（８１）は、係数が先頭から順に並び、係
数記憶手段（８２）が記憶する係数列よりも長い係数列
を記憶し、レベル検出手段（４１）は、入力されるサン
プルデータの振幅レベルが所定値以下の場合にデータ入
力制御手段（１０）、係数入出力制御手段（４２）に無
音検出信号を出力し、データ入力制御手段（１０）は、
無音検出信号が入力されたサンプリング周期には、入力
されるサンプルデータを取り込まずサンプルデータ記憶
手段（９１）のサンプルデータ列をそのまま保持すると
ともに、無音検出信号が入力されないサンプリング周期
には、入力されるサンプルデータによりサンプルデータ
記憶手段（９１）のサンプルデータ列を更新し、係数入
出力制御手段（４２）は、無音検出信号が入力されたサ
ンプリング周期には、係数記憶手段（８２）の係数列
を、長期残響用記憶手段（８１）の係数列に基づいて、
後方側に１つ更新するとともに、無音検出信号が入力さ
れないサンプリング周期には、係数記憶手段（８２）の
更新された係数を、長期残響用記憶手段（８１）の係数
に基づいて、１つずつ初期状態に戻し、畳み込み処理手
段（９２）は、サンプルデータ記憶手段（９１）のサン
プルデータ列と係数記憶手段（８２）の係数列を畳み込
み出力する残響付与装置を要旨とする。また、請求項２
に係る発明は、サンプルデータ記憶手段（１０６ｂ）、
係数記憶手段（１０６ａ）、長期残響用記憶手段（１０
１，１０３）、レベル検出手段（１０５）、データ入力
制御手段（１０２，１０６）、係数入出力制御手段（１
０２，１０４，１０６）、畳み込み処理手段（１０６）
からなり、サンプリング周期毎にサンプルデータが入力
される残響付与装置であって、サンプルデータ記憶手段
（１０６ｂ）は、サンプルデータ列を記憶すると共に、
前半部、後半部に分けられ、係数記憶手段（１０６ａ）
は、係数が先頭から順に並んだ係数列を記憶するととも
に、前半部、後半部に分けられ、長期残響用記憶手段
（１０１，１０３）は、係数が先頭から順に並び、係数
記憶手段（１０６ａ）が記憶する係数列よりも長い係数
列を記憶し、レベル検出手段（１０５）は、入力される
サンプルデータの振幅レベルが所定値以下の場合にデー
タ入力制御手段（１０２，１０６）、係数入出力制御手
段（１０２，１０４，１０６）に無音検出信号を出力
し、データ入力制御手段（１０２，１０６）は、無音検
出信号が入力されたサンプリング周期には、入力される
サンプルデータによりサンプルデータ記憶手段（１０６
ｂ）の前半部のサンプルデータ列を更新するとともに、
無音検出信号が入力されないサンプリング周期には、入
力されるサンプルデータによりサンプルデータ記憶手段
（１０６ｂ）全体のサンプルデータ列を更新し、係数入
出力制御手段（１０２，１０４，１０６）は、無音検出
信号が入力されたサンプリング周期には、係数記憶手段
（１０６ａ）の後半部の係数列を、長期残響用記憶手段
（１０１，１０３）の係数列に基づいて、後方側に１つ
更新するとともに、無音検出信号が入力されないサンプ
リング周期には、係数記憶手段（１０６ａ）の後半部の
更新された係数を、長期残響用記憶手段（１０１，１０
３）の係数に基づいて、１つずつ初期状態に戻し、畳み
込み処理手段（１０６）は、サンプルデータ記憶手段
（１０６ｂ）全体のサンプルデータ列と係数記憶手段
（１０６ａ）全体の係数列を畳み込み出力する残響付与
装置を要旨とする。
【０００６】
【作用】上記請求項１に係る発明によれば、入力サンプ
ルデータの振幅レベルが所定値以下になった場合、既に
入力されたサンプルデータ列が固定され、サンプリング
周期毎に畳み込み用の係数列が反射音列における後方の
ものに順次移行されると共にかかる係数列が上記固定の
サンプルデータ列に畳み込まれる。このため、入力サン
プルデータの振幅レベルが非常に小さくなった場合にお
いても長時間に亙る残響を付与することができる。ま
た、請求項２に係る発明によれば、サンプルデータ列の
前半部および係数列の前半部に着目すると、順次シフト
されるサンプルデータに対し固定の係数列を畳み込む通
常の残響付与に対応した畳み込み演算が行われ、サンプ
ルデータ列の後半部および係数列の後半部に関しては上
記請求項１に係る発明と同様な動作が行われる。従っ
て、サンプルデータの振幅が頻繁に変化する場合であっ
ても音切れを生じさせることなく長時間の残響を付与す
ることができる。
ルデータの振幅レベルが所定値以下になった場合、既に
入力されたサンプルデータ列が固定され、サンプリング
周期毎に畳み込み用の係数列が反射音列における後方の
ものに順次移行されると共にかかる係数列が上記固定の
サンプルデータ列に畳み込まれる。このため、入力サン
プルデータの振幅レベルが非常に小さくなった場合にお
いても長時間に亙る残響を付与することができる。ま
た、請求項２に係る発明によれば、サンプルデータ列の
前半部および係数列の前半部に着目すると、順次シフト
されるサンプルデータに対し固定の係数列を畳み込む通
常の残響付与に対応した畳み込み演算が行われ、サンプ
ルデータ列の後半部および係数列の後半部に関しては上
記請求項１に係る発明と同様な動作が行われる。従っ
て、サンプルデータの振幅が頻繁に変化する場合であっ
ても音切れを生じさせることなく長時間の残響を付与す
ることができる。
【０００７】
【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。 ＜長期残響音の付加された音を発生する原理＞以下に説
明する各実施例はオーディオ信号に対し長期間に亙る残
響音を付与することができる装置を開示するものであ
る。ここで、各実施例の説明を行うのに先立ち、各実施
例の基礎となっている長期間に亙る残響音を付与する原
理について図１を参照し説明する。
いて説明する。 ＜長期残響音の付加された音を発生する原理＞以下に説
明する各実施例はオーディオ信号に対し長期間に亙る残
響音を付与することができる装置を開示するものであ
る。ここで、各実施例の説明を行うのに先立ち、各実施
例の基礎となっている長期間に亙る残響音を付与する原
理について図１を参照し説明する。
【０００８】図１において、（ａ）は音場空間において
インパルス音を発生させることによって得られた反射音
のサンプルデータ列を例示したものである。このサンプ
ルデータ列は、図面において左から右へと向う時間軸を
想定し、採取された順に左から右へと並べられて図示さ
れている。また、同図において、（ｂ）の，は、残
響音を付加すべきオーディオ信号のサンプルデータ列を
各々示している。これらのサンプルデータ列は、（ａ）
とは逆に、右から左へと向う時間軸を想定して図示され
ている。従って、これらのサンプルデータ列において左
端の各サンプルデータが最も新しいサンプルデータであ
り、これらから右に向う程、古いサンプルデータとなっ
ている。
インパルス音を発生させることによって得られた反射音
のサンプルデータ列を例示したものである。このサンプ
ルデータ列は、図面において左から右へと向う時間軸を
想定し、採取された順に左から右へと並べられて図示さ
れている。また、同図において、（ｂ）の，は、残
響音を付加すべきオーディオ信号のサンプルデータ列を
各々示している。これらのサンプルデータ列は、（ａ）
とは逆に、右から左へと向う時間軸を想定して図示され
ている。従って、これらのサンプルデータ列において左
端の各サンプルデータが最も新しいサンプルデータであ
り、これらから右に向う程、古いサンプルデータとなっ
ている。
【０００９】後述する各実施例では、残響音を付加すべ
きオーディオ信号の現在の振幅レベルに応じて畳み込み
演算の方法を切り換える。まず、に示すように現在に
おけるオーディオ信号の振幅レベルが大きい場合には、
インパルス音の発生時刻ｔ0から一定時間ＲＴ内に採取
された反射音のサンプルデータ列Ｃを、現在から時間Ｒ
Ｔだけ以前までの期間に入力されたオーディオ信号のサ
ンプルデータ列ＳＤに畳み込み、残響音の付与されたオ
ーディオ信号を作成する。これは従来の反射音合成方式
の残響音付与方法と同様である。
きオーディオ信号の現在の振幅レベルに応じて畳み込み
演算の方法を切り換える。まず、に示すように現在に
おけるオーディオ信号の振幅レベルが大きい場合には、
インパルス音の発生時刻ｔ0から一定時間ＲＴ内に採取
された反射音のサンプルデータ列Ｃを、現在から時間Ｒ
Ｔだけ以前までの期間に入力されたオーディオ信号のサ
ンプルデータ列ＳＤに畳み込み、残響音の付与されたオ
ーディオ信号を作成する。これは従来の反射音合成方式
の残響音付与方法と同様である。
【００１０】これに対し、に示すようにオーディオ信
号の振幅レベルがほぼ０となっている場合は、振幅レベ
ルが０となる前の一定時間ＲＴの期間内に入力されたオ
ーディオ信号のサンプルデータ列ＳＤａを畳み込み演算
の処理対象とする。また、畳み込み演算用の係数列は、
オーディオ信号のサンプルデータ列において振幅レベル
がほぼ０である区間をＺとした場合、反射音のサンプル
データ列のうちこの区間Ｚに畳み込まれるべき部分Ｃｂ
の後の一定時間ＲＴの期間内の部分Ｃａを使用する。
号の振幅レベルがほぼ０となっている場合は、振幅レベ
ルが０となる前の一定時間ＲＴの期間内に入力されたオ
ーディオ信号のサンプルデータ列ＳＤａを畳み込み演算
の処理対象とする。また、畳み込み演算用の係数列は、
オーディオ信号のサンプルデータ列において振幅レベル
がほぼ０である区間をＺとした場合、反射音のサンプル
データ列のうちこの区間Ｚに畳み込まれるべき部分Ｃｂ
の後の一定時間ＲＴの期間内の部分Ｃａを使用する。
【００１１】このような畳み込み演算を行った場合、オ
ーディオ信号のサンプルデータ列Ｚ＋ＳＤに対し、反射
音のサンプルデータ列Ｃｂ＋Ｃａを畳み込んだのとほぼ
同じ結果が得られる。何故ならば、サンプルデータ列Ｚ
およびＣｂの畳み込み演算結果は極めて微小な値とな
り、無視することができるからである。
ーディオ信号のサンプルデータ列Ｚ＋ＳＤに対し、反射
音のサンプルデータ列Ｃｂ＋Ｃａを畳み込んだのとほぼ
同じ結果が得られる。何故ならば、サンプルデータ列Ｚ
およびＣｂの畳み込み演算結果は極めて微小な値とな
り、無視することができるからである。
【００１２】その後、さらにオーディオ信号の振幅レベ
ルが０の状態が続いた場合には、畳み込み演算用係数列
として使用する反射音のサンプルデータ列を順次後方へ
ずらしながら上記サンプルデータ列ＳＤａに対する畳み
込み演算を繰り返す。このような方法によれば、上記一
定時間ＲＴ相当のタップ数の積和演算しかできない畳み
込み演算器であっても、予め用意された反射音のサンプ
ルデータ列の時間長を限度として極めて長時間に亙る残
響音を付与することができる。
ルが０の状態が続いた場合には、畳み込み演算用係数列
として使用する反射音のサンプルデータ列を順次後方へ
ずらしながら上記サンプルデータ列ＳＤａに対する畳み
込み演算を繰り返す。このような方法によれば、上記一
定時間ＲＴ相当のタップ数の積和演算しかできない畳み
込み演算器であっても、予め用意された反射音のサンプ
ルデータ列の時間長を限度として極めて長時間に亙る残
響音を付与することができる。
【００１３】以下、上記原理に基づく各実施例について
説明する。 ＜第１実施例＞ （１）全体構成 図２はこの発明の第１実施例による残響付与ＤＳＰの構
成を示すブロック図である。同図に示すように、このＤ
ＳＰは、データ入力制御部１０、畳み込み演算部２０、
係数処理部３０および係数変更制御部４０によって構成
されている。データ入力制御部１０は、残響を付与すべ
きオーディオ信号をＤＳＰ内部に取り込むために設けら
れた入力手段であり、オーディオ信号のサンプルデータ
を一定のサンプリング周期毎に１ワードずつ入力端１１
から順次取り込む。畳み込み演算部２０は、オーディオ
信号に残響を付与するために設けられた手段であり、デ
ータ入力制御部１０を介して取り込んだ過去一定個数の
サンプルデータに対し残響付与のための係数列を畳み込
み、その結果を出力端２１へ出力する。係数処理部３０
は、畳み込み演算のための係数列を畳み込み演算部２０
へ出力する手段である。この係数処理部３０は、畳み込
み演算用の係数列を記憶する記憶手段（後述）を有して
おり、この記憶手段に記憶された係数列を各サンプリン
グ周期毎に畳み込み演算部２０へ供給するように構成さ
れている。また、係数処理部３０は、長時間に亙った反
射音のサンプルデータ列を記憶する長期残響用記憶手段
（後述）をも有しており、この長期残響用記憶手段の記
憶内容により上記記憶手段内の畳み込み演算用の係数列
を更新し得るように構成されている。さらに係数処理部
３０は、外部から入力される係数により上記記憶手段内
の畳み込み演算用の係数列を更新し得るように構成され
ている。なお、この係数変更のための回路構成の詳細に
ついては後述する。係数変更制御部４０は、入力端１１
から入力されるサンプルデータの振幅レベルを検知し、
この検知結果に基づき、畳み込み演算のための係数列を
変更するための各種制御信号を係数処理部３０へ出力す
ると共にサンプルデータの入力を制御するための制御信
号をデータ入力制御部１０へ出力する。ここで、係数処
理部３０は、係数列を記憶する係数記憶部８２と、上述
の長期残響用記憶手段に相当する長期残響用記憶部８１
とを含む。また、畳み込み演算 部２０は、サンプルデー
タ列を記憶するサンプルデータ記憶部９１と、このサン
プルデータ記憶部９１に記憶されたサンプルデータ列と
係数記憶部８２に記憶された係数列とを畳み込む畳み込
み処理部９２とにより構成される。そして、係数変更制
御部４０は、入力されるサンプルデータの振幅レベルが
所定値以下になることにより無音検出信号（レベル検出
信号）を出力するレベル検出回路４１と、無音検出信号
に基づき係数記憶部８２に記憶される係数列の更新制御
等を行う係数入出力制御部４２とを含む。
説明する。 ＜第１実施例＞ （１）全体構成 図２はこの発明の第１実施例による残響付与ＤＳＰの構
成を示すブロック図である。同図に示すように、このＤ
ＳＰは、データ入力制御部１０、畳み込み演算部２０、
係数処理部３０および係数変更制御部４０によって構成
されている。データ入力制御部１０は、残響を付与すべ
きオーディオ信号をＤＳＰ内部に取り込むために設けら
れた入力手段であり、オーディオ信号のサンプルデータ
を一定のサンプリング周期毎に１ワードずつ入力端１１
から順次取り込む。畳み込み演算部２０は、オーディオ
信号に残響を付与するために設けられた手段であり、デ
ータ入力制御部１０を介して取り込んだ過去一定個数の
サンプルデータに対し残響付与のための係数列を畳み込
み、その結果を出力端２１へ出力する。係数処理部３０
は、畳み込み演算のための係数列を畳み込み演算部２０
へ出力する手段である。この係数処理部３０は、畳み込
み演算用の係数列を記憶する記憶手段（後述）を有して
おり、この記憶手段に記憶された係数列を各サンプリン
グ周期毎に畳み込み演算部２０へ供給するように構成さ
れている。また、係数処理部３０は、長時間に亙った反
射音のサンプルデータ列を記憶する長期残響用記憶手段
（後述）をも有しており、この長期残響用記憶手段の記
憶内容により上記記憶手段内の畳み込み演算用の係数列
を更新し得るように構成されている。さらに係数処理部
３０は、外部から入力される係数により上記記憶手段内
の畳み込み演算用の係数列を更新し得るように構成され
ている。なお、この係数変更のための回路構成の詳細に
ついては後述する。係数変更制御部４０は、入力端１１
から入力されるサンプルデータの振幅レベルを検知し、
この検知結果に基づき、畳み込み演算のための係数列を
変更するための各種制御信号を係数処理部３０へ出力す
ると共にサンプルデータの入力を制御するための制御信
号をデータ入力制御部１０へ出力する。ここで、係数処
理部３０は、係数列を記憶する係数記憶部８２と、上述
の長期残響用記憶手段に相当する長期残響用記憶部８１
とを含む。また、畳み込み演算 部２０は、サンプルデー
タ列を記憶するサンプルデータ記憶部９１と、このサン
プルデータ記憶部９１に記憶されたサンプルデータ列と
係数記憶部８２に記憶された係数列とを畳み込む畳み込
み処理部９２とにより構成される。そして、係数変更制
御部４０は、入力されるサンプルデータの振幅レベルが
所定値以下になることにより無音検出信号（レベル検出
信号）を出力するレベル検出回路４１と、無音検出信号
に基づき係数記憶部８２に記憶される係数列の更新制御
等を行う係数入出力制御部４２とを含む。
【００１４】次に図３を参照し、データ入力制御部１
０、畳み込み演算部２０および係数変更制御部４０の構
成を説明する。 （２）データ入力制御部１０ データ入力制御部１０は、インターフェース回路ＩＦ５
とセレクタＳＥＬ１とによって構成されている。このＤ
ＳＰの内部では１ワード単位でパラレルにデータ伝送が
行われるのに対し、外部からの入力データ、例えば畳み
込み演算を行うサンプルデータ等は、このＤＳＰに対し
１ビットずつシリアルに入力される。また、このＤＳＰ
から外部への出力データ、例えば畳み込み演算結果等も
１ビットずつシリアルに出力される。このため、ＤＳＰ
内部と外部との間のデータの授受はシリアル−パラレル
変換機能またはパラレル−シリアル変換機能を備えたイ
ンターフェース回路を介して行われる。 データ入力制
御部１０内のインターフェース回路ＩＦ５もこのような
外部とのデータの授受のために設けられた手段であり、
シリアル−パラレル変換のためのシフトレジスタＳＦ５
を内部に有している。このインターフェース回路ＩＦ５
には、残響を付与すべきオーディオ信号のサンプルデー
タ（シリアルデータ）が入力端１１から１ビットずつシ
リアルに供給され、これらの各ビットはシフトクロック
ＳＣＬＫに同期しシフトレジスタＳＦ５に順次書き込ま
れる。そして、シフトレジスタＳＦ５によって１ワード
分のサンプルデータが蓄積されると、この蓄積されたサ
ンプルデータがパラレルデータとして出力される。ここ
で、シフトレジスタＳＦ５は、上記サンプルデータのシ
フトレジスタＳＦ５への書き込みを停止させるシフトク
ロックインヒビット機能を有しており、後述するレベル
検出信号ＬＤＴが出力された場合にこのシフトクロック
インヒビット機能が有効となる。セレクタＳＥＬ１は、
第０入力端にシフトレジスタＳＦ５の出力データ、第１
入力端に固定データ「０」が入力され、セレクト端子Ｓ
に後述する制御信号ＴＭ6が入力される。そして、セレ
クタＳＥＬ１は、制御信号ＴＭ6が“０”である場合に
はシフトレジスタＳＦ５の出力データを選択し、“１”
である場合には固定データ「０」を選択し、このように
して選択したデータを出力する。
０、畳み込み演算部２０および係数変更制御部４０の構
成を説明する。 （２）データ入力制御部１０ データ入力制御部１０は、インターフェース回路ＩＦ５
とセレクタＳＥＬ１とによって構成されている。このＤ
ＳＰの内部では１ワード単位でパラレルにデータ伝送が
行われるのに対し、外部からの入力データ、例えば畳み
込み演算を行うサンプルデータ等は、このＤＳＰに対し
１ビットずつシリアルに入力される。また、このＤＳＰ
から外部への出力データ、例えば畳み込み演算結果等も
１ビットずつシリアルに出力される。このため、ＤＳＰ
内部と外部との間のデータの授受はシリアル−パラレル
変換機能またはパラレル−シリアル変換機能を備えたイ
ンターフェース回路を介して行われる。 データ入力制
御部１０内のインターフェース回路ＩＦ５もこのような
外部とのデータの授受のために設けられた手段であり、
シリアル−パラレル変換のためのシフトレジスタＳＦ５
を内部に有している。このインターフェース回路ＩＦ５
には、残響を付与すべきオーディオ信号のサンプルデー
タ（シリアルデータ）が入力端１１から１ビットずつシ
リアルに供給され、これらの各ビットはシフトクロック
ＳＣＬＫに同期しシフトレジスタＳＦ５に順次書き込ま
れる。そして、シフトレジスタＳＦ５によって１ワード
分のサンプルデータが蓄積されると、この蓄積されたサ
ンプルデータがパラレルデータとして出力される。ここ
で、シフトレジスタＳＦ５は、上記サンプルデータのシ
フトレジスタＳＦ５への書き込みを停止させるシフトク
ロックインヒビット機能を有しており、後述するレベル
検出信号ＬＤＴが出力された場合にこのシフトクロック
インヒビット機能が有効となる。セレクタＳＥＬ１は、
第０入力端にシフトレジスタＳＦ５の出力データ、第１
入力端に固定データ「０」が入力され、セレクト端子Ｓ
に後述する制御信号ＴＭ6が入力される。そして、セレ
クタＳＥＬ１は、制御信号ＴＭ6が“０”である場合に
はシフトレジスタＳＦ５の出力データを選択し、“１”
である場合には固定データ「０」を選択し、このように
して選択したデータを出力する。
【００１５】（３）畳み込み演算部 畳み込み演算部２０は、データシフトレジスタＤＳＲ、
乗算器ＭＸおよび累算器ＡＣＣによって構成されてい
る。データシフトレジスタＤＳＲは、上記データ入力制
御部１０を介して入力されるサンプルデータ列を記憶す
るものであり、ｎ個の記憶領域を有する。ここで、デー
タシフトレジスタＤＳＲに対するサンプルデータの入力
の態様は、入力端１１におけるオーディオ信号の振幅レ
ベルにより異なったものとなる。すなわち、入力端１１
におけるオーディオ信号の振幅レベルが大きい場合に
は、サンプルデータが、順次、データシフトレジスタＤ
ＳＲに入力され、既にデータシフトレジスタＤＳＲに書
き込まれた情報が後段にシフトされる。これに対し、入
力端１１におけるオーディオ信号の振幅レベルが小さい
場合には、サンプルデータのデータシフトレジスタＤＳ
Ｒへの入力は行われず、データシフトレジスタＤＳＲ内
のシフト動作も行われない。このオーディオ信号の振幅
レベルに応じた制御の切り換えは上述のレベル検出信号
に基づいて行われる。
乗算器ＭＸおよび累算器ＡＣＣによって構成されてい
る。データシフトレジスタＤＳＲは、上記データ入力制
御部１０を介して入力されるサンプルデータ列を記憶す
るものであり、ｎ個の記憶領域を有する。ここで、デー
タシフトレジスタＤＳＲに対するサンプルデータの入力
の態様は、入力端１１におけるオーディオ信号の振幅レ
ベルにより異なったものとなる。すなわち、入力端１１
におけるオーディオ信号の振幅レベルが大きい場合に
は、サンプルデータが、順次、データシフトレジスタＤ
ＳＲに入力され、既にデータシフトレジスタＤＳＲに書
き込まれた情報が後段にシフトされる。これに対し、入
力端１１におけるオーディオ信号の振幅レベルが小さい
場合には、サンプルデータのデータシフトレジスタＤＳ
Ｒへの入力は行われず、データシフトレジスタＤＳＲ内
のシフト動作も行われない。このオーディオ信号の振幅
レベルに応じた制御の切り換えは上述のレベル検出信号
に基づいて行われる。
【００１６】図３には、あるサンプリング周期内におい
て、データシフトレジスタＤＳＲにｎ個のサンプルデー
タＸm〜Ｘm-n+1が記憶された状態が図示されている。そ
して、当該サンプリング周期内に、データシフトレジス
タＤＳＲに記憶されたｎ個のサンプルデータＸm〜Ｘ
m-n+1と係数処理部３０から供給される各係数とが乗算
器ＭＸによって順次乗算され、各乗算結果が累算器ＡＣ
Ｃによって累算される。このように、サンプルデータＸ
m〜Ｘm-n+1に対する畳み込み演算処理が時分割で実行さ
れ、演算結果Ｙmが出力される。そして、当該サンプリ
ング周期における畳み込み演算が終了すると、次のサン
プリング周期における畳み込み演算に備えて累算器ＡＣ
Ｃがクリアされる。
て、データシフトレジスタＤＳＲにｎ個のサンプルデー
タＸm〜Ｘm-n+1が記憶された状態が図示されている。そ
して、当該サンプリング周期内に、データシフトレジス
タＤＳＲに記憶されたｎ個のサンプルデータＸm〜Ｘ
m-n+1と係数処理部３０から供給される各係数とが乗算
器ＭＸによって順次乗算され、各乗算結果が累算器ＡＣ
Ｃによって累算される。このように、サンプルデータＸ
m〜Ｘm-n+1に対する畳み込み演算処理が時分割で実行さ
れ、演算結果Ｙmが出力される。そして、当該サンプリ
ング周期における畳み込み演算が終了すると、次のサン
プリング周期における畳み込み演算に備えて累算器ＡＣ
Ｃがクリアされる。
【００１７】このＤＳＰでは、データシフトレジスタＤ
ＳＲの最終段に記憶されたデータ（図３に図示された状
態ではＸm-n+1）および畳み込み演算結果Ｙmが図示しな
い出力手段によってＤＳＰ外部に出力されるようになっ
ている。また、図示しない加算器により、畳み込み演算
結果Ｙmに外部からの入力情報を加算して出力すること
ができるようになっている。従って、各ＤＳＰのデータ
シフトレジスタＤＳＲの最終段の記憶情報が次段のＤＳ
ＰのデータシフトレジスタＤＳＲの第１段に入力される
と共に、各ＤＳＰの畳み込み演算結果が次段のＤＳＰに
入力されて次段の畳み込み演算結果と加算されるように
カスケード接続することにより、高次の畳み込み演算回
路を構成することができる。
ＳＲの最終段に記憶されたデータ（図３に図示された状
態ではＸm-n+1）および畳み込み演算結果Ｙmが図示しな
い出力手段によってＤＳＰ外部に出力されるようになっ
ている。また、図示しない加算器により、畳み込み演算
結果Ｙmに外部からの入力情報を加算して出力すること
ができるようになっている。従って、各ＤＳＰのデータ
シフトレジスタＤＳＲの最終段の記憶情報が次段のＤＳ
ＰのデータシフトレジスタＤＳＲの第１段に入力される
と共に、各ＤＳＰの畳み込み演算結果が次段のＤＳＰに
入力されて次段の畳み込み演算結果と加算されるように
カスケード接続することにより、高次の畳み込み演算回
路を構成することができる。
【００１８】（４）係数変更制御部４０ 係数変更制御部４０は、レベル検出回路４１、係数入出
力制御部４２および排他的論理和回路４３によって構成
されている。レベル検出回路４１は、入力端１１から入
力されるサンプルデータに基づき、このＤＳＰに入力さ
れるオーディオ信号の振幅レベルを検知し、振幅レベル
が所定値（０に近い値）以下である場合に前述したレベ
ル検出信号ＬＤＴ（“１”信号）を出力する。係数入出
力制御部４２は、畳み込み演算用の係数列を変更するた
めの制御信号として、制御信号ＴＭ1a、ＴＭ1b、ＴＭ2
〜ＴＭ5、クリア信号ＣＬＲおよびその他の制御信号を
発生し、係数処理部４０へ出力する。ここで、係数処理
部３０内で行われる係数列の変更処理には次の３種類の
ものがある。
力制御部４２および排他的論理和回路４３によって構成
されている。レベル検出回路４１は、入力端１１から入
力されるサンプルデータに基づき、このＤＳＰに入力さ
れるオーディオ信号の振幅レベルを検知し、振幅レベル
が所定値（０に近い値）以下である場合に前述したレベ
ル検出信号ＬＤＴ（“１”信号）を出力する。係数入出
力制御部４２は、畳み込み演算用の係数列を変更するた
めの制御信号として、制御信号ＴＭ1a、ＴＭ1b、ＴＭ2
〜ＴＭ5、クリア信号ＣＬＲおよびその他の制御信号を
発生し、係数処理部４０へ出力する。ここで、係数処理
部３０内で行われる係数列の変更処理には次の３種類の
ものがある。
【００１９】ａ．係数列の１つの係数を後段のＤＳＰへ
出力すると共にこの出力された係数の分だけ詰めるよう
に残った各係数をシフトし、このシフトにより生じた空
白箇所を埋める新たな係数を前段のＤＳＰから受け取り
係数列に補充する。 ｂ．係数列の１つの係数を前段のＤＳＰへ出力すると共
にこの出力された係数の分だけ詰めるように残った各係
数をシフトし、このシフトにより生じた空白箇所を埋め
る新たな係数を後段のＤＳＰから受け取り係数列に補充
する。 ｃ．長期残響用記憶手段の記憶内容に基づき、畳み込み
演算に使用する係数列をより後方の反射音列に対応した
ものへ順次変更する。すなわち、前掲図１により示した
ように、畳み込み演算に使用する係数列を、インパルス
音の発生時点からみて、より後に採取される反射音のサ
ンプルデータ列に対応したものへ順次変更する。
出力すると共にこの出力された係数の分だけ詰めるよう
に残った各係数をシフトし、このシフトにより生じた空
白箇所を埋める新たな係数を前段のＤＳＰから受け取り
係数列に補充する。 ｂ．係数列の１つの係数を前段のＤＳＰへ出力すると共
にこの出力された係数の分だけ詰めるように残った各係
数をシフトし、このシフトにより生じた空白箇所を埋め
る新たな係数を後段のＤＳＰから受け取り係数列に補充
する。 ｃ．長期残響用記憶手段の記憶内容に基づき、畳み込み
演算に使用する係数列をより後方の反射音列に対応した
ものへ順次変更する。すなわち、前掲図１により示した
ように、畳み込み演算に使用する係数列を、インパルス
音の発生時点からみて、より後に採取される反射音のサ
ンプルデータ列に対応したものへ順次変更する。
【００２０】これらのうちａおよびｂの係数変更処理は
外部からの指示に応答して行われるものであり、係数入
出力制御部４２は、指示された係数変更の種類に対応し
た態様で制御信号（制御信号ＴＭ１ａ等）を出力する。
また、上記ｃの変更処理はレベル検出回路４１によって
レベル検出信号ＬＤＴが出力されることにより自動的に
行われるものであり、係数入出力制御部４２はレベル検
出信号ＬＤＴに応答し上記ｃの係数変更処理に必要な制
御信号（制御信号ＴＭ１ａ等）を出力する。
外部からの指示に応答して行われるものであり、係数入
出力制御部４２は、指示された係数変更の種類に対応し
た態様で制御信号（制御信号ＴＭ１ａ等）を出力する。
また、上記ｃの変更処理はレベル検出回路４１によって
レベル検出信号ＬＤＴが出力されることにより自動的に
行われるものであり、係数入出力制御部４２はレベル検
出信号ＬＤＴに応答し上記ｃの係数変更処理に必要な制
御信号（制御信号ＴＭ１ａ等）を出力する。
【００２１】（５）係数処理部３０ 次に図４を参照し、係数処理部３０の構成について説明
する。まず、係数シフトレジスタＣＳＲは、ｎ個のレジ
スタＭ1〜Ｍnがカスケード接続されてなり、これらの各
レジスタＭ1〜Ｍnに畳み込み演算部２０に供給するため
の各係数が記憶される。すなわち、この係数シフトレジ
スタＣＳＲは、上述した畳み込み演算のための係数列を
記憶する記憶手段としての役割を果すものである。図４
にはレジスタＭn〜Ｍ1に畳み込み演算用の係数列Ｃ1〜
Ｃnが各々記憶された状態が図示されている。この係数
シフトレジスタＣＳＲには、マスタクロックＭＣＬＫが
シフトクロックとして供給される。前述した畳み込み演
算部２０における乗算器ＭＸの乗算処理もマスタクロッ
クＭＣＬＫに同期して行われる。
する。まず、係数シフトレジスタＣＳＲは、ｎ個のレジ
スタＭ1〜Ｍnがカスケード接続されてなり、これらの各
レジスタＭ1〜Ｍnに畳み込み演算部２０に供給するため
の各係数が記憶される。すなわち、この係数シフトレジ
スタＣＳＲは、上述した畳み込み演算のための係数列を
記憶する記憶手段としての役割を果すものである。図４
にはレジスタＭn〜Ｍ1に畳み込み演算用の係数列Ｃ1〜
Ｃnが各々記憶された状態が図示されている。この係数
シフトレジスタＣＳＲには、マスタクロックＭＣＬＫが
シフトクロックとして供給される。前述した畳み込み演
算部２０における乗算器ＭＸの乗算処理もマスタクロッ
クＭＣＬＫに同期して行われる。
【００２２】係数レジスタＣＳＲの第１段目のレジスタ
Ｍ1にはセレクタＳＥＬ３の出力が供給される。また、
係数レジスタＣＳＲの最終段レジスタＭnの出力はセレ
クタＳＥＬ２の第０入力端に供給される。ここで、セレ
クタＳＥＬ２のセレクト端子Ｓには、制御信号ＴＭ2が
セレクト情報として供給される。この制御信号ＴＭ
2は、このＤＳＰに外部から係数変更指示があった場合
あるいはレベル検出信号ＬＤＴが出力された場合に係数
入出力制御部４２によって切り換えられる。
Ｍ1にはセレクタＳＥＬ３の出力が供給される。また、
係数レジスタＣＳＲの最終段レジスタＭnの出力はセレ
クタＳＥＬ２の第０入力端に供給される。ここで、セレ
クタＳＥＬ２のセレクト端子Ｓには、制御信号ＴＭ2が
セレクト情報として供給される。この制御信号ＴＭ
2は、このＤＳＰに外部から係数変更指示があった場合
あるいはレベル検出信号ＬＤＴが出力された場合に係数
入出力制御部４２によって切り換えられる。
【００２３】インタフェース回路ＩＦ１は、外部からの
係数入力のために設けられた回路であり、上述したイン
ターフェース回路ＩＦ５内のものと同様なシリアル−パ
ラレル変換のためのシフトレジスタＳＦ１を内部に有し
ている。シフトレジスタＳＦ１には、 マスタクロック
ＭＣＬＫに同期したシフトクロックＳＣＬＫが供給され
る。また、シフトレジスタＳＦ１のクロックインヒビッ
ト端子ＣＩのレベルは、上述した係数入力制御部４２に
よって切り換えられ、端子ＣＩのレベルが“０"の場合
はシフト動作が許可され、“１"の場合はシフト動作が
禁止される。このインターフェース回路ＩＦ１には、外
部から係数データが１ビットずつシリアルに供給され、
これらの各ビットはシフトクロックＳＣＬＫに同期しシ
フトレジスタＳＦ１に順次書き込まれる。そして、シフ
トレジスタＳＦ１によって１ワード分の係数データが蓄
積されると、この係数データがパラレルデータとして出
力される。
係数入力のために設けられた回路であり、上述したイン
ターフェース回路ＩＦ５内のものと同様なシリアル−パ
ラレル変換のためのシフトレジスタＳＦ１を内部に有し
ている。シフトレジスタＳＦ１には、 マスタクロック
ＭＣＬＫに同期したシフトクロックＳＣＬＫが供給され
る。また、シフトレジスタＳＦ１のクロックインヒビッ
ト端子ＣＩのレベルは、上述した係数入力制御部４２に
よって切り換えられ、端子ＣＩのレベルが“０"の場合
はシフト動作が許可され、“１"の場合はシフト動作が
禁止される。このインターフェース回路ＩＦ１には、外
部から係数データが１ビットずつシリアルに供給され、
これらの各ビットはシフトクロックＳＣＬＫに同期しシ
フトレジスタＳＦ１に順次書き込まれる。そして、シフ
トレジスタＳＦ１によって１ワード分の係数データが蓄
積されると、この係数データがパラレルデータとして出
力される。
【００２４】レジスタＲＥＧ２には、インターフェース
回路ＩＦ１を介して外部から供給される係数データが入
力される。この係数データは、マスタクロックＭＣＬＫ
に同期してレジスタＲＥＧ２に書き込まれる。そして、
セレクタＳＥＬ２は、信号ＴＭ２が“０"の時はレジス
タＭnの出力を選択し、“１"の時はレジスタＲＥＧ２の
出力を選択して出力する。このセレクタＳＥＬ２の出力
は、畳み込み演算部２０の乗算器ＭＸに入力され、か
つ、 レジスタＲＥＧ１およびセレクタＳＥＬ４の第０
入力端に入力されると共に、インターフェース回路ＩＦ
２およびＩＦ４へ供給される。
回路ＩＦ１を介して外部から供給される係数データが入
力される。この係数データは、マスタクロックＭＣＬＫ
に同期してレジスタＲＥＧ２に書き込まれる。そして、
セレクタＳＥＬ２は、信号ＴＭ２が“０"の時はレジス
タＭnの出力を選択し、“１"の時はレジスタＲＥＧ２の
出力を選択して出力する。このセレクタＳＥＬ２の出力
は、畳み込み演算部２０の乗算器ＭＸに入力され、か
つ、 レジスタＲＥＧ１およびセレクタＳＥＬ４の第０
入力端に入力されると共に、インターフェース回路ＩＦ
２およびＩＦ４へ供給される。
【００２５】ここで、インターフェース回路ＩＦ２は、
セレクタＳＥＬ２から出力される係数データを外部へ出
力するために設けられたインターフェース回路であり、
パラレル−シリアル変換のためのシフトレジスタＳＦ２
を有している。このシフトレジスタＳＦ２は、シフト動
作／ロード動作の切り換えのためのシフト／ロード端子
Ｓ／Ｌを有している。この端子Ｓ／Ｌに“０”が与えら
れることによりセレクタＳＥＬ２からの係数データ（パ
ラレルデータ）がシフトレジスタＳＦ２に書き込まれ、
“１”が与えられることによりシフトレジスタＳＦ２内
の係数データがシフトクロックＳＣＬＫに同期して１ビ
ットずつ順次外部へ出力される。
セレクタＳＥＬ２から出力される係数データを外部へ出
力するために設けられたインターフェース回路であり、
パラレル−シリアル変換のためのシフトレジスタＳＦ２
を有している。このシフトレジスタＳＦ２は、シフト動
作／ロード動作の切り換えのためのシフト／ロード端子
Ｓ／Ｌを有している。この端子Ｓ／Ｌに“０”が与えら
れることによりセレクタＳＥＬ２からの係数データ（パ
ラレルデータ）がシフトレジスタＳＦ２に書き込まれ、
“１”が与えられることによりシフトレジスタＳＦ２内
の係数データがシフトクロックＳＣＬＫに同期して１ビ
ットずつ順次外部へ出力される。
【００２６】また、インターフェース回路ＩＦ４も、イ
ンターフェース回路ＩＦ２と同様、セレクタＳＥＬ２か
ら出力される係数データを外部へ出力するために設けら
れたインターフェース回路である。このインターフェー
ス回路４は、シフトレジスタＳＦ２と同様なパラレル−
シリアル変換のためのシフトレジスタＳＦ４の他、セレ
クタＳＥＬ２からの係数データを保持するためのレジス
タＲＥＧ４を有している。このレジスタＲＥＧ４は、ロ
ード端子ＬＤを有しており、このロード端子ＬＤには上
述した係数入出力制御部４２によって出力される制御信
号ＴＭ3が入力される。そして、この制御信号ＴＭ3が
“０”となった場合に上記セレクタＳＥＬ２からの係数
データがマスタクロックＭＣＬＫによってレジスタＲＥ
Ｇ４に書き込まれる。このレジスタＲＥＧ４内の係数デ
ータは、シフトレジスタＳＦ４のシフト／ロード端子Ｓ
／Ｌに“０”が与えられることによってシフトレジスタ
ＳＦ４に書き込まれ、シフト／ロード端子Ｓ／Ｌに
“１”が与えられることによりシフトクロックＳＣＬＫ
に同期して順次１ビットずつ外部へ出力される。
ンターフェース回路ＩＦ２と同様、セレクタＳＥＬ２か
ら出力される係数データを外部へ出力するために設けら
れたインターフェース回路である。このインターフェー
ス回路４は、シフトレジスタＳＦ２と同様なパラレル−
シリアル変換のためのシフトレジスタＳＦ４の他、セレ
クタＳＥＬ２からの係数データを保持するためのレジス
タＲＥＧ４を有している。このレジスタＲＥＧ４は、ロ
ード端子ＬＤを有しており、このロード端子ＬＤには上
述した係数入出力制御部４２によって出力される制御信
号ＴＭ3が入力される。そして、この制御信号ＴＭ3が
“０”となった場合に上記セレクタＳＥＬ２からの係数
データがマスタクロックＭＣＬＫによってレジスタＲＥ
Ｇ４に書き込まれる。このレジスタＲＥＧ４内の係数デ
ータは、シフトレジスタＳＦ４のシフト／ロード端子Ｓ
／Ｌに“０”が与えられることによってシフトレジスタ
ＳＦ４に書き込まれ、シフト／ロード端子Ｓ／Ｌに
“１”が与えられることによりシフトクロックＳＣＬＫ
に同期して順次１ビットずつ外部へ出力される。
【００２７】以上説明したインターフェース回路ＩＦ２
およびＩＦ４の各部の動作も、インターフェース回路Ｉ
Ｆ１と同様、係数入出力制御部４２が出力する各制御信
号によって制御される。インターフェース回路ＩＦ３
は、インターフェース回路ＩＦ１と同様、シリアルデー
タをパラレルデータに変換するためのシフトレジスタＳ
Ｆ３を有する。このインターフェース回路ＩＦ３は、外
部からの係数データを畳み込み演算のための係数データ
として受け取る役割を果す他、後述の係数一時記憶ＲＡ
Ｍ３０１から読み出された係数データを畳み込み演算の
ための係数データとして受け取る役割を果す。なお、図
４においては、係数一時記憶ＲＡＭ３０１から読み出さ
れた係数データを受け取るための構成のみが図示されて
おり、外部からの係数データを受け取るための構成は図
示が省略されている。
およびＩＦ４の各部の動作も、インターフェース回路Ｉ
Ｆ１と同様、係数入出力制御部４２が出力する各制御信
号によって制御される。インターフェース回路ＩＦ３
は、インターフェース回路ＩＦ１と同様、シリアルデー
タをパラレルデータに変換するためのシフトレジスタＳ
Ｆ３を有する。このインターフェース回路ＩＦ３は、外
部からの係数データを畳み込み演算のための係数データ
として受け取る役割を果す他、後述の係数一時記憶ＲＡ
Ｍ３０１から読み出された係数データを畳み込み演算の
ための係数データとして受け取る役割を果す。なお、図
４においては、係数一時記憶ＲＡＭ３０１から読み出さ
れた係数データを受け取るための構成のみが図示されて
おり、外部からの係数データを受け取るための構成は図
示が省略されている。
【００２８】係数一時記憶ＲＡＭ３０１は、上述の長期
残響用記憶手段として設けられたメモリである。係数一
時記憶ＲＡＭ３０１には、外部のＣＰＵ等による制御の
下、教会等の音場空間において採取された残響時間の長
い反射音のサンプルデータが畳み込み演算用の係数列と
して記憶される。読出制御回路３０２は、レベル検出信
号ＬＤＴおよび係数入出力制御部４２からの制御信号Ｔ
Ｍ6に応答し係数一時記憶ＲＡＭ３０１から係数データ
を読み出す。
残響用記憶手段として設けられたメモリである。係数一
時記憶ＲＡＭ３０１には、外部のＣＰＵ等による制御の
下、教会等の音場空間において採取された残響時間の長
い反射音のサンプルデータが畳み込み演算用の係数列と
して記憶される。読出制御回路３０２は、レベル検出信
号ＬＤＴおよび係数入出力制御部４２からの制御信号Ｔ
Ｍ6に応答し係数一時記憶ＲＡＭ３０１から係数データ
を読み出す。
【００２９】インターフェース回路ＩＦ６は、パラレル
−シリアル変換のためのシフトレジスタＳＦ６を有して
いる。このシフトレジスタＳＦ６は、シフト／ロード端
子Ｓ／Ｌに“０”が与えられることにより係数一時記憶
ＲＡＭ３０１から係数データ（パラレルデータ）を取り
込み、シフト／ロード端子Ｓ／Ｌに“１”が与えられる
ことにより係数データを１ビットずつ順次出力する。こ
のシフトレジスタＳＦ６から出力される係数データ（シ
リアルデータ）は上述したインターフェース回路ＩＦ３
を介すことによってパラレルデータに変換され、レジス
タＲＥＧ３へ供給される。
−シリアル変換のためのシフトレジスタＳＦ６を有して
いる。このシフトレジスタＳＦ６は、シフト／ロード端
子Ｓ／Ｌに“０”が与えられることにより係数一時記憶
ＲＡＭ３０１から係数データ（パラレルデータ）を取り
込み、シフト／ロード端子Ｓ／Ｌに“１”が与えられる
ことにより係数データを１ビットずつ順次出力する。こ
のシフトレジスタＳＦ６から出力される係数データ（シ
リアルデータ）は上述したインターフェース回路ＩＦ３
を介すことによってパラレルデータに変換され、レジス
タＲＥＧ３へ供給される。
【００３０】セレクタＳＥＬ３は、第０〜第３までの４
つの入力端を有しており、第０入力端にはセレクタＳＥ
Ｌ４の出力が、第１入力端にはレジスタＲＥＧ１の出力
が、第２入力端には係数シフトレジスタＣＳＲの第（ｎ
−１）段目レジスタＭn-1の出力が、第３入力端にはレ
ジスタＲＥＧ３の出力が、各々、供給される。また、セ
レクタＳＥＬ３の各セレクト端子Ｓ０およびＳ１には、
上述した係数入出力制御部４２により出力される制御信
号ＴＭ1aおよびＴＭ1bが各々セレクト情報として供給さ
れる。セレクタＳＥＬ３は、制御信号ＴＭ1aおよびＴＭ
1bが共に“０”である場合は第０入力端を、“１”およ
び“０”である場合は第１入力端を、“０”および
“１”である場合は第２入力端を、共に“１”である場
合は第３入力端を各々選択する。
つの入力端を有しており、第０入力端にはセレクタＳＥ
Ｌ４の出力が、第１入力端にはレジスタＲＥＧ１の出力
が、第２入力端には係数シフトレジスタＣＳＲの第（ｎ
−１）段目レジスタＭn-1の出力が、第３入力端にはレ
ジスタＲＥＧ３の出力が、各々、供給される。また、セ
レクタＳＥＬ３の各セレクト端子Ｓ０およびＳ１には、
上述した係数入出力制御部４２により出力される制御信
号ＴＭ1aおよびＴＭ1bが各々セレクト情報として供給さ
れる。セレクタＳＥＬ３は、制御信号ＴＭ1aおよびＴＭ
1bが共に“０”である場合は第０入力端を、“１”およ
び“０”である場合は第１入力端を、“０”および
“１”である場合は第２入力端を、共に“１”である場
合は第３入力端を各々選択する。
【００３１】レジスタＲＥＧ３のクロック端子にはマス
タクロックＭＣＬＫが供給され、ロード端子ＬＤには係
数入出力制御部４２により出力される制御信号ＴＭ3が
与えられる。この制御信号ＴＭ3が“０"に切り換えられ
ると、シフトレジスタＳＦ３の出力データがマスタクロ
ックＭＣＬＫに同期してレジスタＲＥＧ３に書き込まれ
る。セレクタＳＥＬ４には、セレクタＳＥＬ２の出力お
よび外部からの係数データが入力される。これらのデー
タは、 係数入出力制御部４２によりセレクト端子Ｓに
供給される制御情報ＴＭ4に対応して選択される。セレ
クタＳＥＬ３により選択されたデータは、マスタクロッ
クＭＣＬＫによって係数シフトレジスタＣＳＲ内の第１
段目レジスタＭ1に書き込まれ、マスタクロックＭＣＬ
Ｋに同期し順次後段のレジスタＭ2、Ｍ3、…へシフトさ
れる。
タクロックＭＣＬＫが供給され、ロード端子ＬＤには係
数入出力制御部４２により出力される制御信号ＴＭ3が
与えられる。この制御信号ＴＭ3が“０"に切り換えられ
ると、シフトレジスタＳＦ３の出力データがマスタクロ
ックＭＣＬＫに同期してレジスタＲＥＧ３に書き込まれ
る。セレクタＳＥＬ４には、セレクタＳＥＬ２の出力お
よび外部からの係数データが入力される。これらのデー
タは、 係数入出力制御部４２によりセレクト端子Ｓに
供給される制御情報ＴＭ4に対応して選択される。セレ
クタＳＥＬ３により選択されたデータは、マスタクロッ
クＭＣＬＫによって係数シフトレジスタＣＳＲ内の第１
段目レジスタＭ1に書き込まれ、マスタクロックＭＣＬ
Ｋに同期し順次後段のレジスタＭ2、Ｍ3、…へシフトさ
れる。
【００３２】＜動作＞図５および図６はこのＤＳＰの動
作を説明するタイムチャートである。また、図７〜図１
５は、図５および図６のタイムチャートに示された期間
（ａ）〜（ｉ）の各々におけるＤＳＰ内の各レジスタ類
の記憶内容を示す図である。なお、図７〜図１５におい
てセレクタＳＥＬ４は図示が省略されている。以下、こ
れらの図を参照し、このＤＳＰの動作を説明する。
作を説明するタイムチャートである。また、図７〜図１
５は、図５および図６のタイムチャートに示された期間
（ａ）〜（ｉ）の各々におけるＤＳＰ内の各レジスタ類
の記憶内容を示す図である。なお、図７〜図１５におい
てセレクタＳＥＬ４は図示が省略されている。以下、こ
れらの図を参照し、このＤＳＰの動作を説明する。
【００３３】（１）入力オーディオ信号の振幅レベルが
大である場合の動作 入力オーディオ信号の振幅レベルが大である場合、レベ
ル検出信号ＬＤＴは“０”となるため、図５に示すよう
に、制御信号ＴＭ1a、ＴＭ1b、ＴＭ2、ＴＭ4、ＴＭ5お
よびＴＭ6は“０"に保たれ、制御信号ＴＭ3は“１”に
保たれる。このため、レジスタＭnの出力がセレクタＳ
ＥＬ２により出力され、このセレクタＳＥＬ２の出力デ
ータがセレクタＳＥＬ４によって出力され、このセレク
タＳＥＬ４の出力データがセレクタＳＥＬ３によって選
択されてレジスタＭ1に入力される。このような係数デ
ータの伝達が行われることにより、係数シフトレジスタ
ＣＳＲ、セレクタＳＥＬ２、ＳＥＬ４およびＳＥＬ３が
循環型シフトレジスタとして動作する。この場合の動作
をさらに説明すると次の通りである。
大である場合の動作 入力オーディオ信号の振幅レベルが大である場合、レベ
ル検出信号ＬＤＴは“０”となるため、図５に示すよう
に、制御信号ＴＭ1a、ＴＭ1b、ＴＭ2、ＴＭ4、ＴＭ5お
よびＴＭ6は“０"に保たれ、制御信号ＴＭ3は“１”に
保たれる。このため、レジスタＭnの出力がセレクタＳ
ＥＬ２により出力され、このセレクタＳＥＬ２の出力デ
ータがセレクタＳＥＬ４によって出力され、このセレク
タＳＥＬ４の出力データがセレクタＳＥＬ３によって選
択されてレジスタＭ1に入力される。このような係数デ
ータの伝達が行われることにより、係数シフトレジスタ
ＣＳＲ、セレクタＳＥＬ２、ＳＥＬ４およびＳＥＬ３が
循環型シフトレジスタとして動作する。この場合の動作
をさらに説明すると次の通りである。
【００３４】あるサンプリング周期がＴmにおいて、第
１発目のマスタクロックＭＣＬＫが立ち上がることによ
り、係数シフトレジスタＣＳＲの各段に係数Ｃ1〜Ｃnが
各々記憶された状態になったとする｛図５（ａ）および
図７｝。これらの係数は、その後のマスタクロックＭＣ
ＬＫに同期して係数シフトレジスタＣＳＲの各段をシフ
トし、Ｃ1，Ｃ2，…の順にセレクタＳＥＬ２を介し、畳
み込み演算部２０に供給されると共に、さらにセレクタ
ＳＥＬ４およびＳＥＬ３を介して係数シフトレジスタＣ
ＳＲの第１段目のレジスタＭ1に与えられる。そして、
サンプリング周期Ｔmが終了して、新たなサンプリング
周期Ｔm+1に切り換わると、この間にn発のマスタクロッ
クＭＣＬＫが供給されるので、係数シフトレジスタＣＳ
Ｒの記憶内容は再びＣ1〜Ｃnとなる｛図５（ｂ）および
図８｝。
１発目のマスタクロックＭＣＬＫが立ち上がることによ
り、係数シフトレジスタＣＳＲの各段に係数Ｃ1〜Ｃnが
各々記憶された状態になったとする｛図５（ａ）および
図７｝。これらの係数は、その後のマスタクロックＭＣ
ＬＫに同期して係数シフトレジスタＣＳＲの各段をシフ
トし、Ｃ1，Ｃ2，…の順にセレクタＳＥＬ２を介し、畳
み込み演算部２０に供給されると共に、さらにセレクタ
ＳＥＬ４およびＳＥＬ３を介して係数シフトレジスタＣ
ＳＲの第１段目のレジスタＭ1に与えられる。そして、
サンプリング周期Ｔmが終了して、新たなサンプリング
周期Ｔm+1に切り換わると、この間にn発のマスタクロッ
クＭＣＬＫが供給されるので、係数シフトレジスタＣＳ
Ｒの記憶内容は再びＣ1〜Ｃnとなる｛図５（ｂ）および
図８｝。
【００３５】一方、畳み込み演算部２０では、上述した
ように、乗算器ＭＸに入力されるデジタル信号が１サン
プリング周期の間にＸm，Ｘm-1，…，Ｘm-n+1と切り換
えられる。そして、これと同期してセレクタＳＥＬ２か
ら係数Ｃ1，Ｃ2，…，Ｃnが供給されるので、結局、当
該サンプリング周期の終了時には、下記式(１)に示す畳
み込み演算結果Ｙmが累算器ＡＣＣに得られる。
ように、乗算器ＭＸに入力されるデジタル信号が１サン
プリング周期の間にＸm，Ｘm-1，…，Ｘm-n+1と切り換
えられる。そして、これと同期してセレクタＳＥＬ２か
ら係数Ｃ1，Ｃ2，…，Ｃnが供給されるので、結局、当
該サンプリング周期の終了時には、下記式(１)に示す畳
み込み演算結果Ｙmが累算器ＡＣＣに得られる。
【００３６】そして、サンプリング周期Ｔm+1に切り換
わると、新たなデジタル信号Ｘm+1が入力されることに
より、データシフトレジスタＤＳＲにはサンプルデータ
列Ｘm+1〜Ｘm-n+2が記憶されることととなり｛図５
（ｂ）および図８｝、これらのサンプルデータと係数シ
フトレジスタＣＳＲに記憶された係数列Ｃ1〜Ｃnとの畳
み込み演算が行われる。
わると、新たなデジタル信号Ｘm+1が入力されることに
より、データシフトレジスタＤＳＲにはサンプルデータ
列Ｘm+1〜Ｘm-n+2が記憶されることととなり｛図５
（ｂ）および図８｝、これらのサンプルデータと係数シ
フトレジスタＣＳＲに記憶された係数列Ｃ1〜Ｃnとの畳
み込み演算が行われる。
【００３７】（２）入力オーディオ信号の振幅レベルが
大から小へと変化した場合の動作 あるサンプリング周期Ｔmaにおいて入力オーディオ信号
の振幅レベルがほぼ０になり、レベル検出回路４１によ
ってレベル検出信号ＬＤＴ（“１”信号）が出力された
とする。この結果、以下の動作が行われる。
大から小へと変化した場合の動作 あるサンプリング周期Ｔmaにおいて入力オーディオ信号
の振幅レベルがほぼ０になり、レベル検出回路４１によ
ってレベル検出信号ＬＤＴ（“１”信号）が出力された
とする。この結果、以下の動作が行われる。
【００３８】まず、レベル検出信号ＬＤＴが“１”とな
ることにより、係数入出力制御部４２により制御信号Ｔ
Ｍ5が“１”とされる。なお、レベル検出信号ＬＤＴお
よび制御信号ＴＭ5の排他的論理和は“０”となるの
で、制御信号ＴＭ6は“０”のままである。そして、レ
ベル検出信号ＬＤＴが“１”、制御信号ＴＭ6が“０”
となったことにより、以後、読出制御回路３０２により
係数一時記憶ＲＡＭ３０１から各サンプリング周期毎に
１個ずつ係数データ読み出しが行われ、係数Ｃn+1，Ｃ
n+2，…が順次読み出される。これらの係数Ｃn+1，Ｃ
n+2，…は、係数シフトレジスタＣＳＲ内の係数列Ｃ1〜
Ｃnが長時間に亙る反射音列のうち前半部のものである
とすると、それに続く後半部の反射音列に相当するもの
である。そして、係数一時記憶ＲＡＭ３０１から読み出
された係数Ｃn+1，Ｃn+2，…は、インターフェース回路
ＩＦ6およびＩＦ3を介してレジスタＲＥＧ３へ供給され
る。
ることにより、係数入出力制御部４２により制御信号Ｔ
Ｍ5が“１”とされる。なお、レベル検出信号ＬＤＴお
よび制御信号ＴＭ5の排他的論理和は“０”となるの
で、制御信号ＴＭ6は“０”のままである。そして、レ
ベル検出信号ＬＤＴが“１”、制御信号ＴＭ6が“０”
となったことにより、以後、読出制御回路３０２により
係数一時記憶ＲＡＭ３０１から各サンプリング周期毎に
１個ずつ係数データ読み出しが行われ、係数Ｃn+1，Ｃ
n+2，…が順次読み出される。これらの係数Ｃn+1，Ｃ
n+2，…は、係数シフトレジスタＣＳＲ内の係数列Ｃ1〜
Ｃnが長時間に亙る反射音列のうち前半部のものである
とすると、それに続く後半部の反射音列に相当するもの
である。そして、係数一時記憶ＲＡＭ３０１から読み出
された係数Ｃn+1，Ｃn+2，…は、インターフェース回路
ＩＦ6およびＩＦ3を介してレジスタＲＥＧ３へ供給され
る。
【００３９】また、レベル検出信号ＬＤＴが“１”とな
ることにより、他の制御信号ＴＭ1a，ＴＭ1b，ＴＭ2，
ＴＭ3およびＴＭ4は次のように切り換えられる。まず、
制御信号ＴＭ3は、各サンプリング周期において第１発
目のマスタクロックが出力される間、“０”とされる。
また、レベル検出信号ＬＤＴが“１”である場合、制御
信号ＴＭ1bは常時“１”とされ、制御信号ＴＭ1aは各サ
ンプリング周期において最後のマスタクロックが出力さ
れてから次のマスタクロックが出力されるまでの間のみ
“１”、他の期間は“０”とされる。従って、各サンプ
リング周期において最後のマスタクロックが出力される
前まではセレクタＳＥＬ３によって係数シフトレジスタ
ＣＳＲの第ｎ−１段目レジスタＭn-1の出力データが選
択される。また、各サンプリング周期において最後のマ
スタクロックが出力されることによりセレクタＳＥＬ３
によってレジスタＲＥＧ３の出力データが選択される。
制御信号ＴＭ2については、上記入力オーディオ信号の
振幅レベルが大である場合と同様、常時“０”とされ
る。
ることにより、他の制御信号ＴＭ1a，ＴＭ1b，ＴＭ2，
ＴＭ3およびＴＭ4は次のように切り換えられる。まず、
制御信号ＴＭ3は、各サンプリング周期において第１発
目のマスタクロックが出力される間、“０”とされる。
また、レベル検出信号ＬＤＴが“１”である場合、制御
信号ＴＭ1bは常時“１”とされ、制御信号ＴＭ1aは各サ
ンプリング周期において最後のマスタクロックが出力さ
れてから次のマスタクロックが出力されるまでの間のみ
“１”、他の期間は“０”とされる。従って、各サンプ
リング周期において最後のマスタクロックが出力される
前まではセレクタＳＥＬ３によって係数シフトレジスタ
ＣＳＲの第ｎ−１段目レジスタＭn-1の出力データが選
択される。また、各サンプリング周期において最後のマ
スタクロックが出力されることによりセレクタＳＥＬ３
によってレジスタＲＥＧ３の出力データが選択される。
制御信号ＴＭ2については、上記入力オーディオ信号の
振幅レベルが大である場合と同様、常時“０”とされ
る。
【００４０】次に各レジスタ類の記憶内容の移り変りに
ついて説明する。まず、レベル検出信号ＬＤＴが発生さ
れた直後のサンプリング周期Ｔmaにおいて、第１発目の
マスタクロックＭＣＬＫが入力された時点でのレジスタ
Ｍn〜Ｍ1の記憶内容は、各々、Ｃ1〜Ｃnとなっている
（図９参照）。そして、制御信号ＴＭ3はマスタクロッ
クＭＣＬＫの１周期相当の期間だけ“０"に保たれる
｛図５（ｃ）｝。この状態においてマスタクロックＭＣ
ＬＫが立ち上がると、その時点においてインターフェー
ス回路ＩＦ３から供給される係数データＣn+1がレジス
タＲＥＧ３に書き込まれる（図９参照）。その後、制御
情報ＴＭ3は“１"に復帰し、以後、マスタクロックＭＣ
ＬＫが入力されても、レジスタＲＥＧ３は係数データＣ
n+1を保持する。
ついて説明する。まず、レベル検出信号ＬＤＴが発生さ
れた直後のサンプリング周期Ｔmaにおいて、第１発目の
マスタクロックＭＣＬＫが入力された時点でのレジスタ
Ｍn〜Ｍ1の記憶内容は、各々、Ｃ1〜Ｃnとなっている
（図９参照）。そして、制御信号ＴＭ3はマスタクロッ
クＭＣＬＫの１周期相当の期間だけ“０"に保たれる
｛図５（ｃ）｝。この状態においてマスタクロックＭＣ
ＬＫが立ち上がると、その時点においてインターフェー
ス回路ＩＦ３から供給される係数データＣn+1がレジス
タＲＥＧ３に書き込まれる（図９参照）。その後、制御
情報ＴＭ3は“１"に復帰し、以後、マスタクロックＭＣ
ＬＫが入力されても、レジスタＲＥＧ３は係数データＣ
n+1を保持する。
【００４１】一方 、サンプリング周期Ｔmaにおける第
１発目〜第ｎ−１発目のマスタクロックＭＣＬＫが出力
される期間は、制御信号ＴＭ1aが“０"に保たれる。従
って、この間、レジスタＭn-1の出力がセレクタＳＥＬ
３によって選択されてレジスタＭ1に入力される。そし
て、レジスタＭ1〜Ｍn-1およびセレクタＳＥＬ３によっ
て構成されるｎ−１段の循環型シフトレジスタによっ
て、係数列Ｃ2〜Ｃnの循環シフトが行われる。また、こ
の間、レジスタＭn-1の出力がレジスタＭnによってマス
タクロックＭＣＬＫの１周期相当遅延され、セレクタＳ
ＥＬ２を介して畳み込み演算部１０に出力される。ここ
で、第１発目のマスタクロックＭＣＬＫに同期してセレ
クタＳＥＬ２から出力される係数Ｃ1は、レジスタＭ1に
帰還されず、係数シフトレジスタＣＳＲ内の係数列から
除外されることとなる。そして、サンプリング周期Ｔma
において最後（第ｎ発目）のマスタクロックＭＣＬＫが
出力されることにより、レジスタＭn，Ｍn-1〜Ｍ1の記
憶内容はＣn,Ｃ2〜Ｃnとなる｛図５（ｄ）、図１０参
照｝。
１発目〜第ｎ−１発目のマスタクロックＭＣＬＫが出力
される期間は、制御信号ＴＭ1aが“０"に保たれる。従
って、この間、レジスタＭn-1の出力がセレクタＳＥＬ
３によって選択されてレジスタＭ1に入力される。そし
て、レジスタＭ1〜Ｍn-1およびセレクタＳＥＬ３によっ
て構成されるｎ−１段の循環型シフトレジスタによっ
て、係数列Ｃ2〜Ｃnの循環シフトが行われる。また、こ
の間、レジスタＭn-1の出力がレジスタＭnによってマス
タクロックＭＣＬＫの１周期相当遅延され、セレクタＳ
ＥＬ２を介して畳み込み演算部１０に出力される。ここ
で、第１発目のマスタクロックＭＣＬＫに同期してセレ
クタＳＥＬ２から出力される係数Ｃ1は、レジスタＭ1に
帰還されず、係数シフトレジスタＣＳＲ内の係数列から
除外されることとなる。そして、サンプリング周期Ｔma
において最後（第ｎ発目）のマスタクロックＭＣＬＫが
出力されることにより、レジスタＭn，Ｍn-1〜Ｍ1の記
憶内容はＣn,Ｃ2〜Ｃnとなる｛図５（ｄ）、図１０参
照｝。
【００４２】また、サンプリング周期Ｔmaにおいて最後
（第ｎ発目）のマスタクロックＭＣＬＫが出力されるこ
とにより制御信号ＴＭ1aが“１”とされ、レジスタＲＥ
Ｇ３内の係数Ｃn+1がセレクタＳＥＬ３によって選択さ
れ、レジスタＭ１に与えられる。
（第ｎ発目）のマスタクロックＭＣＬＫが出力されるこ
とにより制御信号ＴＭ1aが“１”とされ、レジスタＲＥ
Ｇ３内の係数Ｃn+1がセレクタＳＥＬ３によって選択さ
れ、レジスタＭ１に与えられる。
【００４３】そして、新たなサンプリング周期Ｔma+1に
切り換わると、その時点においてレジスタＭ1に与えら
れていた係数Ｃn+1が第１発目のマスタクロックＭＣＬ
ＫによりレジスタＭ1に書き込まれる。かくしてレジス
タＭn，Ｍn-1〜Ｍ1の各記憶内容は、Ｃ2，Ｃ3〜Ｃn+1と
なる｛図５（ｅ）、図１１｝。また、第１発目のマスタ
クロックが出力される際に制御信号ＴＭ3が“０”とさ
れ、その時点においてインターフェース回路ＩＦ３を介
して出力される係数Ｃn+2がレジスタＲＥＧ３に書き込
まれる。そして、上述したサンプリング周期Ｔmaと同
様、第１発目〜第ｎ−１発目のマスタクロックＭＣＬＫ
が出力される期間、制御信号ＴＭ1aが“０"に保たれ、
レジスタＭ1〜Ｍn-1およびセレクタＳＥＬ３によって構
成されるｎ−１段の循環型シフトレジスタによって、係
数列Ｃ3〜Ｃn+1の循環シフトが行われる。また、この
間、レジスタＭn-1の出力がレジスタＭnによってマスタ
クロックＭＣＬＫの１周期相当遅延され、セレクタＳＥ
Ｌ２を介して畳み込み演算部２０に出力される。ここ
で、サンプリング周期Ｔma+1においては第１発目のマス
タクロックＭＣＬＫに同期してセレクタＳＥＬ２から係
数Ｃ2が出力されるが、この係数Ｃ2はレジスタＭ1に帰
還されることなく係数シフトレジスタＣＳＲ内の係数列
から除外されることとなる。
切り換わると、その時点においてレジスタＭ1に与えら
れていた係数Ｃn+1が第１発目のマスタクロックＭＣＬ
ＫによりレジスタＭ1に書き込まれる。かくしてレジス
タＭn，Ｍn-1〜Ｍ1の各記憶内容は、Ｃ2，Ｃ3〜Ｃn+1と
なる｛図５（ｅ）、図１１｝。また、第１発目のマスタ
クロックが出力される際に制御信号ＴＭ3が“０”とさ
れ、その時点においてインターフェース回路ＩＦ３を介
して出力される係数Ｃn+2がレジスタＲＥＧ３に書き込
まれる。そして、上述したサンプリング周期Ｔmaと同
様、第１発目〜第ｎ−１発目のマスタクロックＭＣＬＫ
が出力される期間、制御信号ＴＭ1aが“０"に保たれ、
レジスタＭ1〜Ｍn-1およびセレクタＳＥＬ３によって構
成されるｎ−１段の循環型シフトレジスタによって、係
数列Ｃ3〜Ｃn+1の循環シフトが行われる。また、この
間、レジスタＭn-1の出力がレジスタＭnによってマスタ
クロックＭＣＬＫの１周期相当遅延され、セレクタＳＥ
Ｌ２を介して畳み込み演算部２０に出力される。ここ
で、サンプリング周期Ｔma+1においては第１発目のマス
タクロックＭＣＬＫに同期してセレクタＳＥＬ２から係
数Ｃ2が出力されるが、この係数Ｃ2はレジスタＭ1に帰
還されることなく係数シフトレジスタＣＳＲ内の係数列
から除外されることとなる。
【００４４】このように入力オーディオ信号の振幅レベ
ルが小となりレベル検出信号ＬＤＴが出力されると、サ
ンプリング周期が切り換わる毎にＣ1，Ｃ2，…という具
合に係数列の先頭の係数が順次廃棄される。また、サン
プリング周期が切り換わる毎に長期残響付与のための係
数Ｃn+1，Ｃn+2，…が係数一時記憶ＲＡＭ３０１から順
次読み出され、インタフェース回路ＩＦ６，ＩＦ３，レ
ジスタＲＥＧ３およびセレクタＳＥＬ３を介すことによ
り係数シフトレジスタＣＳＲ内の再後尾の係数として順
次付加される。
ルが小となりレベル検出信号ＬＤＴが出力されると、サ
ンプリング周期が切り換わる毎にＣ1，Ｃ2，…という具
合に係数列の先頭の係数が順次廃棄される。また、サン
プリング周期が切り換わる毎に長期残響付与のための係
数Ｃn+1，Ｃn+2，…が係数一時記憶ＲＡＭ３０１から順
次読み出され、インタフェース回路ＩＦ６，ＩＦ３，レ
ジスタＲＥＧ３およびセレクタＳＥＬ３を介すことによ
り係数シフトレジスタＣＳＲ内の再後尾の係数として順
次付加される。
【００４５】すなわち、以上説明した動作が行われるこ
とにより係数処理部３０から畳み込み演算部２０へ供給
される係数列は、 Ｃ1，Ｃ2，…，Ｃn-1，Ｃn Ｃ2，Ｃ3，…，Ｃn，Ｃn+1 Ｃ3，Ｃ4，…，Ｃn+1，Ｃn+2 … … … という具合にサンプリング周期が切り換わる毎に反射音
列の後方部に対応したものへと順次移行することとな
る。
とにより係数処理部３０から畳み込み演算部２０へ供給
される係数列は、 Ｃ1，Ｃ2，…，Ｃn-1，Ｃn Ｃ2，Ｃ3，…，Ｃn，Ｃn+1 Ｃ3，Ｃ4，…，Ｃn+1，Ｃn+2 … … … という具合にサンプリング周期が切り換わる毎に反射音
列の後方部に対応したものへと順次移行することとな
る。
【００４６】一方、畳み込み演算部２０においては、レ
ベル検出信号ＬＤＴ（“１”信号）がデータシフトレジ
スタＤＳＲに与えられる。このため、データシフトレジ
スタＤＳＲにおける新たなサンプリングデータの書き込
みおよびデータシフトは行われず、データシフトレジス
タＤＳＲはサンプリング周期が切り換わってもレベル検
出信号ＬＤＴが“１”となる前のサンプルデータＸma〜
Ｘma-n+1を保持する（図９〜図１１参照）。そして、各
サンプリング周期においては常にサンプルデータＸma〜
Ｘma-n+1がデータシフトレジスタＤＳＲから読み出さ
れ、乗算器ＭＸに順次与えられる。
ベル検出信号ＬＤＴ（“１”信号）がデータシフトレジ
スタＤＳＲに与えられる。このため、データシフトレジ
スタＤＳＲにおける新たなサンプリングデータの書き込
みおよびデータシフトは行われず、データシフトレジス
タＤＳＲはサンプリング周期が切り換わってもレベル検
出信号ＬＤＴが“１”となる前のサンプルデータＸma〜
Ｘma-n+1を保持する（図９〜図１１参照）。そして、各
サンプリング周期においては常にサンプルデータＸma〜
Ｘma-n+1がデータシフトレジスタＤＳＲから読み出さ
れ、乗算器ＭＸに順次与えられる。
【００４７】このようにオーディオ信号の振幅レベルが
小となった場合には、前掲図１を参照して説明した通
り、サンプルデータ列については固定し、係数列につい
ては反射音列の後方部に対応したものへと順次移行さ
せ、畳み込み演算が行われる。
小となった場合には、前掲図１を参照して説明した通
り、サンプルデータ列については固定し、係数列につい
ては反射音列の後方部に対応したものへと順次移行さ
せ、畳み込み演算が行われる。
【００４８】（３）入力オーディオ信号の振幅レベルが
小から大へと変化した場合の動作 図６に示すように、あるサンプリング周期Ｔmbにおいて
入力オーディオ信号の振幅レベルが大きくなりレベル検
出信号ＬＤＴが“０”になったとする。この結果、以下
の動作が行われる。
小から大へと変化した場合の動作 図６に示すように、あるサンプリング周期Ｔmbにおいて
入力オーディオ信号の振幅レベルが大きくなりレベル検
出信号ＬＤＴが“０”になったとする。この結果、以下
の動作が行われる。
【００４９】まず、レベル検出信号ＬＤＴが“０”とな
ってから所定時間が経過するまでの間、制御信号ＴＭ5
は“１”のまま維持され、この結果、制御信号ＴＭ6が
“１”とされる。そして、レベル検出信号ＬＤＴが
“０”、制御信号ＴＭ6が“１”となったことにより、
以後、読出制御回路３０２により係数一時記憶ＲＡＭ３
０１から各サンプリング周期毎に１個ずつ係数データ読
み出しが行われ、係数Ｃ1〜Ｃnが順次読み出される。こ
れらの係数Ｃ1〜Ｃnはインターフェース回路ＩＦ6およ
びＩＦ3を介してレジスタＲＥＧ３へ供給される。
ってから所定時間が経過するまでの間、制御信号ＴＭ5
は“１”のまま維持され、この結果、制御信号ＴＭ6が
“１”とされる。そして、レベル検出信号ＬＤＴが
“０”、制御信号ＴＭ6が“１”となったことにより、
以後、読出制御回路３０２により係数一時記憶ＲＡＭ３
０１から各サンプリング周期毎に１個ずつ係数データ読
み出しが行われ、係数Ｃ1〜Ｃnが順次読み出される。こ
れらの係数Ｃ1〜Ｃnはインターフェース回路ＩＦ6およ
びＩＦ3を介してレジスタＲＥＧ３へ供給される。
【００５０】また、レベル検出信号ＬＤＴが“０”とな
ることにより、他の制御信号ＴＭ1a，ＴＭ1b，ＴＭ2，
ＴＭ3およびＴＭ4は次のように切り換えられる。まず、
制御信号ＴＭ3は、上記所定時間が経過するまでの間、
各サンプリング周期において第１発目のマスタクロック
が出力されるときのみ“０”とされる。この結果、イン
ターフェース回路ＩＦ6およびＩＦ3を介して供給される
係数データが第１発目のマスタクロックによりレジスタ
ＲＥＧ３に書き込まれる。また、制御信号ＴＭ1bは、上
記所定時間が経過するまでの間、“１”とされ、制御信
号ＴＭ1aは各サンプリング周期において最後のマスタク
ロックが出力されてから次のマスタクロックが出力され
るまでの間のみ“１”、他の期間は“０”とされる。制
御信号ＴＭ2については、上記入力オーディオ信号の振
幅レベルが小である場合と同様、常時“０”とされる。
また、レベル検出信号ＬＤＴが“０”となったサンプリ
ング周期の第１発目のマスタクロックが出力される際、
クリア信号ＣＬＲ（“０”信号）が出力され、データシ
フトレジスタＤＳＲがクリアされる。
ることにより、他の制御信号ＴＭ1a，ＴＭ1b，ＴＭ2，
ＴＭ3およびＴＭ4は次のように切り換えられる。まず、
制御信号ＴＭ3は、上記所定時間が経過するまでの間、
各サンプリング周期において第１発目のマスタクロック
が出力されるときのみ“０”とされる。この結果、イン
ターフェース回路ＩＦ6およびＩＦ3を介して供給される
係数データが第１発目のマスタクロックによりレジスタ
ＲＥＧ３に書き込まれる。また、制御信号ＴＭ1bは、上
記所定時間が経過するまでの間、“１”とされ、制御信
号ＴＭ1aは各サンプリング周期において最後のマスタク
ロックが出力されてから次のマスタクロックが出力され
るまでの間のみ“１”、他の期間は“０”とされる。制
御信号ＴＭ2については、上記入力オーディオ信号の振
幅レベルが小である場合と同様、常時“０”とされる。
また、レベル検出信号ＬＤＴが“０”となったサンプリ
ング周期の第１発目のマスタクロックが出力される際、
クリア信号ＣＬＲ（“０”信号）が出力され、データシ
フトレジスタＤＳＲがクリアされる。
【００５１】次に各レジスタ類の記憶内容の移り変りに
ついて説明する。まず、レベル検出信号ＬＤＴが“０”
となった直後のサンプリング周期Ｔmbにおいて、レジス
タＭn〜Ｍ1の記憶内容がＣn+1〜Ｃ2nとなっていたもの
とする（図１２参照）。
ついて説明する。まず、レベル検出信号ＬＤＴが“０”
となった直後のサンプリング周期Ｔmbにおいて、レジス
タＭn〜Ｍ1の記憶内容がＣn+1〜Ｃ2nとなっていたもの
とする（図１２参照）。
【００５２】この状態において、まず、第１発目のマス
タクロックＭＣＬＫが出力される際に制御信号ＴＭ3が
“０"とされ｛図６（ｆ）｝、その時点においてインタ
ーフェース回路ＩＦ３から供給される係数データＣ1が
レジスタＲＥＧ３に書き込まれる（図１２参照）。その
後、制御情報ＴＭ3は“１"に復帰し、以後、マスタクロ
ックＭＣＬＫが入力されても、レジスタＲＥＧ３は係数
データＣ1を保持する。一方 、サンプリング周期Ｔmbに
おける第１発目〜第ｎ−１発目のマスタクロックＭＣＬ
Ｋが出力される期間は制御信号ＴＭ1aが“０"に保た
れ、レジスタＭ1〜Ｍn-1およびセレクタＳＥＬ３によっ
て構成されるｎ−１段の循環型シフトレジスタによっ
て、係数列Ｃn+2〜Ｃ2nの循環シフトが行われる。ここ
で、第１発目のマスタクロックＭＣＬＫに同期してセレ
クタＳＥＬ２から出力される係数Ｃn+1は、レジスタＭ1
に帰還されず、係数シフトレジスタＣＳＲ内の係数列か
ら除外されることとなる。そして、サンプリング周期Ｔ
mbにおいて最後（第ｎ発目）のマスタクロックＭＣＬＫ
が出力されることにより、レジスタＭn，Ｍn-1〜Ｍ1の
記憶内容は各々Ｃ2n，Ｃn+2〜Ｃ2nとなる｛図６
（ｇ）、図１３参照｝。
タクロックＭＣＬＫが出力される際に制御信号ＴＭ3が
“０"とされ｛図６（ｆ）｝、その時点においてインタ
ーフェース回路ＩＦ３から供給される係数データＣ1が
レジスタＲＥＧ３に書き込まれる（図１２参照）。その
後、制御情報ＴＭ3は“１"に復帰し、以後、マスタクロ
ックＭＣＬＫが入力されても、レジスタＲＥＧ３は係数
データＣ1を保持する。一方 、サンプリング周期Ｔmbに
おける第１発目〜第ｎ−１発目のマスタクロックＭＣＬ
Ｋが出力される期間は制御信号ＴＭ1aが“０"に保た
れ、レジスタＭ1〜Ｍn-1およびセレクタＳＥＬ３によっ
て構成されるｎ−１段の循環型シフトレジスタによっ
て、係数列Ｃn+2〜Ｃ2nの循環シフトが行われる。ここ
で、第１発目のマスタクロックＭＣＬＫに同期してセレ
クタＳＥＬ２から出力される係数Ｃn+1は、レジスタＭ1
に帰還されず、係数シフトレジスタＣＳＲ内の係数列か
ら除外されることとなる。そして、サンプリング周期Ｔ
mbにおいて最後（第ｎ発目）のマスタクロックＭＣＬＫ
が出力されることにより、レジスタＭn，Ｍn-1〜Ｍ1の
記憶内容は各々Ｃ2n，Ｃn+2〜Ｃ2nとなる｛図６
（ｇ）、図１３参照｝。
【００５３】また、サンプリング周期Ｔmbにおいて最後
（第ｎ発目）のマスタクロックＭＣＬＫが出力されると
き制御信号ＴＭ1aが“１”とされ、レジスタＲＥＧ３内
の係数Ｃ1がセレクタＳＥＬ３によって選択され、レジ
スタＭ１に与えられる。そして、新たなサンプリング周
期Ｔmb+1に切り換わると、その時点においてレジスタＭ
1に与えられていた係数Ｃ1が第１発目のマスタクロック
ＭＣＬＫによりレジスタＭ1に書き込まれる。かくして
レジスタＭnの内容はＣn+2となり、レジスタＭn-1〜Ｍ1
の記憶内容はＣn+3〜Ｃ2nおよびＣ1となる｛図６
（ｈ）、図１４参照｝。また、第１発目のマスタクロッ
クが出力される際に制御信号ＴＭ3が“０”とされ、そ
の時点においてインターフェース回路ＩＦ３を介して出
力される係数Ｃ2がレジスタＲＥＧ３に書き込まれる。
そして、上述したサンプリング周期Ｔmbと同様、第１発
目〜第ｎ−１発目のマスタクロックＭＣＬＫが出力され
る期間、制御信号ＴＭ1aが“０"に保たれ、係数列Ｃn+3
〜Ｃ2nおよびＣ1の循環シフトが行われる。ここで、サ
ンプリング周期Ｔmaにおいては第１発目のマスタクロッ
クＭＣＬＫに同期してセレクタＳＥＬ２から係数Ｃn+2
が出力されるが、この係数Ｃn+2はレジスタＭ1に帰還さ
れることなく係数シフトレジスタＣＳＲ内の係数列から
除外されることとなる。
（第ｎ発目）のマスタクロックＭＣＬＫが出力されると
き制御信号ＴＭ1aが“１”とされ、レジスタＲＥＧ３内
の係数Ｃ1がセレクタＳＥＬ３によって選択され、レジ
スタＭ１に与えられる。そして、新たなサンプリング周
期Ｔmb+1に切り換わると、その時点においてレジスタＭ
1に与えられていた係数Ｃ1が第１発目のマスタクロック
ＭＣＬＫによりレジスタＭ1に書き込まれる。かくして
レジスタＭnの内容はＣn+2となり、レジスタＭn-1〜Ｍ1
の記憶内容はＣn+3〜Ｃ2nおよびＣ1となる｛図６
（ｈ）、図１４参照｝。また、第１発目のマスタクロッ
クが出力される際に制御信号ＴＭ3が“０”とされ、そ
の時点においてインターフェース回路ＩＦ３を介して出
力される係数Ｃ2がレジスタＲＥＧ３に書き込まれる。
そして、上述したサンプリング周期Ｔmbと同様、第１発
目〜第ｎ−１発目のマスタクロックＭＣＬＫが出力され
る期間、制御信号ＴＭ1aが“０"に保たれ、係数列Ｃn+3
〜Ｃ2nおよびＣ1の循環シフトが行われる。ここで、サ
ンプリング周期Ｔmaにおいては第１発目のマスタクロッ
クＭＣＬＫに同期してセレクタＳＥＬ２から係数Ｃn+2
が出力されるが、この係数Ｃn+2はレジスタＭ1に帰還さ
れることなく係数シフトレジスタＣＳＲ内の係数列から
除外されることとなる。
【００５４】このように入力オーディオ信号の振幅レベ
ルが大となりレベル検出信号ＬＤＴが“０”に戻ると、
サンプリング周期が切り換わる毎にＣn+1，Ｃn+2，…と
いう具合に係数列の先頭の係数が順次廃棄される。ま
た、サンプリング周期が切り換わる毎に通常の残響付与
に対応した係数Ｃ1，Ｃ2，…が係数一時記憶ＲＡＭ３０
１から順次読み出され、インタフェース回路ＩＦ６，Ｉ
Ｆ３，レジスタＲＥＧ３およびセレクタＳＥＬ３を介す
ことにより係数シフトレジスタＣＳＲ内の再後尾の係数
として順次付加される。
ルが大となりレベル検出信号ＬＤＴが“０”に戻ると、
サンプリング周期が切り換わる毎にＣn+1，Ｃn+2，…と
いう具合に係数列の先頭の係数が順次廃棄される。ま
た、サンプリング周期が切り換わる毎に通常の残響付与
に対応した係数Ｃ1，Ｃ2，…が係数一時記憶ＲＡＭ３０
１から順次読み出され、インタフェース回路ＩＦ６，Ｉ
Ｆ３，レジスタＲＥＧ３およびセレクタＳＥＬ３を介す
ことにより係数シフトレジスタＣＳＲ内の再後尾の係数
として順次付加される。
【００５５】すなわち、以上説明した動作が所定時間に
亙って行われることにより係数処理部３０から畳み込み
演算部２０へ供給される係数列は、 Ｃn+1，Ｃn+2，…，Ｃ2n-1，Ｃ2n Ｃn+2，Ｃn+3，…，Ｃ2n，Ｃ1 Ｃn+3，Ｃn+4，…，Ｃ1，Ｃ2 … … … Ｃ1，Ｃ2，… ，Ｃn-1，Ｃn という具合に通常の残響付与に対応した係数列Ｃ1〜Ｃn
へ戻る。
亙って行われることにより係数処理部３０から畳み込み
演算部２０へ供給される係数列は、 Ｃn+1，Ｃn+2，…，Ｃ2n-1，Ｃ2n Ｃn+2，Ｃn+3，…，Ｃ2n，Ｃ1 Ｃn+3，Ｃn+4，…，Ｃ1，Ｃ2 … … … Ｃ1，Ｃ2，… ，Ｃn-1，Ｃn という具合に通常の残響付与に対応した係数列Ｃ1〜Ｃn
へ戻る。
【００５６】一方、データシフトレジスタＤＳＲは、サ
ンプリング周期Ｔmbの始めにクリア信号ＣＬＲが与えら
れ、その内容がクリアされる。また、サンプリング周期
Ｔmbから上記所定時間が経過するまでの間、制御信号Ｔ
Ｍ6が“１”となる。このため、セレクタＳＥＬ１によ
って固定値「０」が選択され、データシフトレジスタＤ
ＳＲに供給される。従って、上記所定時間が経過するま
での間、データシフトレジスタＤＳＲの記憶内容はオー
ル「０」となり、この間の畳み込み演算部２０における
畳み込み演算結果は「０」となる。
ンプリング周期Ｔmbの始めにクリア信号ＣＬＲが与えら
れ、その内容がクリアされる。また、サンプリング周期
Ｔmbから上記所定時間が経過するまでの間、制御信号Ｔ
Ｍ6が“１”となる。このため、セレクタＳＥＬ１によ
って固定値「０」が選択され、データシフトレジスタＤ
ＳＲに供給される。従って、上記所定時間が経過するま
での間、データシフトレジスタＤＳＲの記憶内容はオー
ル「０」となり、この間の畳み込み演算部２０における
畳み込み演算結果は「０」となる。
【００５７】そして、上記所定時間が経過し、通常の残
響付与に対応した係数列Ｃ1〜Ｃnの係数シフトレジスタ
ＣＳＲへの書き込みが終了すると、以後、制御信号ＴＭ
1b，ＴＭ1a，ＴＭ2，ＴＭ4，ＴＭ5およびＴＭ6は“０”
とされ、制御信号ＴＭ3は“１”とされる｛図６
（ｉ）、図１５｝。そして、以後、サンプリング周期が
切り換わる毎に新たなサンプルデータＸmc，Ｘmc+1，…
がデータシフトレジスタＤＳＲに順次書き込まれてシフ
トされ、データシフトレジスタＤＳＲに過去入力された
一定個数のサンプルデータと係数列Ｃ1〜Ｃnを用いた畳
み込み演算が順次行われる。
響付与に対応した係数列Ｃ1〜Ｃnの係数シフトレジスタ
ＣＳＲへの書き込みが終了すると、以後、制御信号ＴＭ
1b，ＴＭ1a，ＴＭ2，ＴＭ4，ＴＭ5およびＴＭ6は“０”
とされ、制御信号ＴＭ3は“１”とされる｛図６
（ｉ）、図１５｝。そして、以後、サンプリング周期が
切り換わる毎に新たなサンプルデータＸmc，Ｘmc+1，…
がデータシフトレジスタＤＳＲに順次書き込まれてシフ
トされ、データシフトレジスタＤＳＲに過去入力された
一定個数のサンプルデータと係数列Ｃ1〜Ｃnを用いた畳
み込み演算が順次行われる。
【００５８】（４）外部から供給される係数を畳み込み
演算用の係数列に付加する動作 この動作については、本出願人が既に出願した特願平２
−１３３８７号（特開平３−２１７１１２号公報）に詳
細に説明されているので、説明を省略する。
演算用の係数列に付加する動作 この動作については、本出願人が既に出願した特願平２
−１３３８７号（特開平３−２１７１１２号公報）に詳
細に説明されているので、説明を省略する。
【００５９】以上説明したように本実施例によれば、少
ないタップ数のＤＳＰであるにも拘わらず、教会等にお
いて聴取されるような長時間に亙る残響をオーディオ信
号に付与することができる。
ないタップ数のＤＳＰであるにも拘わらず、教会等にお
いて聴取されるような長時間に亙る残響をオーディオ信
号に付与することができる。
【００６０】＜第２実施例＞上記第１実施例では、係数
シフトレジスタＣＳＲ内のすべての係数を長期残響用の
係数列により置き換えた。本実施例では、畳み込む演算
の対象たる入力オーディオ信号のサンプルデータ列を前
半部と後半部とに分けると共にこのサンプルデータ列に
畳み込む係数列も前半部と後半部とに分ける。そして、
入力オーディオ信号の振幅レベルが小さくなった場合に
後半部のサンプルデータは固定したまま後半部の係数列
を長期残響付与のための係数列のうち順次後方のものへ
置き換えてゆく。
シフトレジスタＣＳＲ内のすべての係数を長期残響用の
係数列により置き換えた。本実施例では、畳み込む演算
の対象たる入力オーディオ信号のサンプルデータ列を前
半部と後半部とに分けると共にこのサンプルデータ列に
畳み込む係数列も前半部と後半部とに分ける。そして、
入力オーディオ信号の振幅レベルが小さくなった場合に
後半部のサンプルデータは固定したまま後半部の係数列
を長期残響付与のための係数列のうち順次後方のものへ
置き換えてゆく。
【００６１】図１６に本実施例に係る残響付与装置の構
成を示す。同図において、ＲＯＭ１０１には各音場空間
において採取された反射音のサンプルデータが残響付与
のための係数列として記憶されている。ＲＡＭ１０３は
係数列を一時的に記憶するために設けられた記憶手段で
ある。ＤＳＰ１０４は、ＣＰＵ１０２による制御の下、
ＲＡＭ１０３に記憶された係数を畳み込み器１０６に供
給する。畳み込み器１０６は、ＤＳＰ１０４を介して供
給される係数列を記憶する係数記憶メモリ１０６ａと入
力オーディオ信号のサンプルデータを記憶するサンプル
データ記憶メモリ１０６ｂとを有しており、各サンプリ
ング周期毎にこれらのメモリに記憶された係数列および
サンプルデータ列の畳み込みを行ってその結果を出力す
る。ここで、係数記憶メモリ１０６ａおよびサンプルデ
ータ記憶メモリ１０６ｂは各々係数列およびサンプルデ
ータ列を前半部と後半部とに分けて記憶するものであ
り、これらの各メモリに関し以下の制御が可能な構成と
なっている。
成を示す。同図において、ＲＯＭ１０１には各音場空間
において採取された反射音のサンプルデータが残響付与
のための係数列として記憶されている。ＲＡＭ１０３は
係数列を一時的に記憶するために設けられた記憶手段で
ある。ＤＳＰ１０４は、ＣＰＵ１０２による制御の下、
ＲＡＭ１０３に記憶された係数を畳み込み器１０６に供
給する。畳み込み器１０６は、ＤＳＰ１０４を介して供
給される係数列を記憶する係数記憶メモリ１０６ａと入
力オーディオ信号のサンプルデータを記憶するサンプル
データ記憶メモリ１０６ｂとを有しており、各サンプリ
ング周期毎にこれらのメモリに記憶された係数列および
サンプルデータ列の畳み込みを行ってその結果を出力す
る。ここで、係数記憶メモリ１０６ａおよびサンプルデ
ータ記憶メモリ１０６ｂは各々係数列およびサンプルデ
ータ列を前半部と後半部とに分けて記憶するものであ
り、これらの各メモリに関し以下の制御が可能な構成と
なっている。
【００６２】ａ．サンプリング周期毎に入力サンプルデ
ータをサンプルデータ記憶メモリ１０６ｂに書き込むと
共にサンプルデータ記憶メモリ１０６ｂ内のサンプルデ
ータを順次シフトさせる。 ｂ．サンプルデータ記憶メモリ１０６ｂ内の後半部のサ
ンプルデータを固定した状態で前半部のみについて入力
サンプルデータの書き込みおよびシフト動作を行い、係
数記憶メモリ１０６ａについては前半部の係数列を固定
にしたまま後半部の係数列を順次後方の係数（つまり反
射音のサンプルデータのうち、より後に聴取される反射
音に対応した係数）に置き換える。 ｃ．サンプリング周期毎に入力サンプルデータをサンプ
ルデータ記憶メモリ１０６ｂに書き込むと共にサンプル
データ記憶メモリ１０６ｂ内のサンプルデータを順次シ
フトさせ、係数記憶メモリ１０６ａ内の前半部の係数列
を固定したまま後半部の係数列を先頭のものから順に初
期状態の係数（つまり長期残響を付与しないときの本来
の系数）に戻す。
ータをサンプルデータ記憶メモリ１０６ｂに書き込むと
共にサンプルデータ記憶メモリ１０６ｂ内のサンプルデ
ータを順次シフトさせる。 ｂ．サンプルデータ記憶メモリ１０６ｂ内の後半部のサ
ンプルデータを固定した状態で前半部のみについて入力
サンプルデータの書き込みおよびシフト動作を行い、係
数記憶メモリ１０６ａについては前半部の係数列を固定
にしたまま後半部の係数列を順次後方の係数（つまり反
射音のサンプルデータのうち、より後に聴取される反射
音に対応した係数）に置き換える。 ｃ．サンプリング周期毎に入力サンプルデータをサンプ
ルデータ記憶メモリ１０６ｂに書き込むと共にサンプル
データ記憶メモリ１０６ｂ内のサンプルデータを順次シ
フトさせ、係数記憶メモリ１０６ａ内の前半部の係数列
を固定したまま後半部の係数列を先頭のものから順に初
期状態の係数（つまり長期残響を付与しないときの本来
の系数）に戻す。
【００６３】また、この畳み込み器１０６は、入力端Ｓ
ｉから供給されるデータを畳み込み演算結果に加えたも
のを出力端Ｓｏから出力すると共に、入力端Ｄｉを介し
て入力されたサンプルデータ列のうち最も古いサンプル
データをサンプリング周期毎に出力端Ｄｏから出力する
ようになっている。従って、この畳み込み器１０６を複
数段カスケード接続することによりタップ数の大きな畳
み込み器を構成することも可能である。
ｉから供給されるデータを畳み込み演算結果に加えたも
のを出力端Ｓｏから出力すると共に、入力端Ｄｉを介し
て入力されたサンプルデータ列のうち最も古いサンプル
データをサンプリング周期毎に出力端Ｄｏから出力する
ようになっている。従って、この畳み込み器１０６を複
数段カスケード接続することによりタップ数の大きな畳
み込み器を構成することも可能である。
【００６４】レベル検出部１０５は入力オーディオ信号
の振幅レベルが所定値以下になることによりレベル検出
信号を出力する。ＣＰＵ１０２はこの残響付与装置各部
の制御を行う。このＣＰＵ１０２が行う主要な処理内容
として以下のものがある。
の振幅レベルが所定値以下になることによりレベル検出
信号を出力する。ＣＰＵ１０２はこの残響付与装置各部
の制御を行う。このＣＰＵ１０２が行う主要な処理内容
として以下のものがある。
【００６５】ｄ．図示しない操作子によって入力される
コマンドに応答し、そのコマンドにより指定された音場
空間に対応した畳み込み演算用係数列をＲＯＭ１０１か
ら読み出し、ＲＡＭ１０３へ書き込む。 ｅ．レベル検出信号に応答し、上記制御ａ〜ｃを行うた
めの制御信号をＤＳＰ１０４および畳み込み器１０６へ
出力する。
コマンドに応答し、そのコマンドにより指定された音場
空間に対応した畳み込み演算用係数列をＲＯＭ１０１か
ら読み出し、ＲＡＭ１０３へ書き込む。 ｅ．レベル検出信号に応答し、上記制御ａ〜ｃを行うた
めの制御信号をＤＳＰ１０４および畳み込み器１０６へ
出力する。
【００６６】以下、本実施例の動作を説明する。 （１）入力オーディオ信号の振幅レベルが大きい場合 この場合、長期ではない通常の残響に対応した係数列、
すなわち、図１６においてＲＡＭ１０３を表わすブロッ
ク内に図示された係数列のうち区間ＡおよびＢ内に対応
した係数列が係数記憶メモリ１０６ａに書き込まれる。
そして、サンプリング周期毎に入力オーディオ信号のサ
ンプルデータがサンプルデータ記憶メモリ１０６ｂに書
き込まれ、サンプルデータ記憶メモリ内のサンプルデー
タは順次後段へシフトされる。そして、サンプリング周
期毎にサンプルデータ記憶メモリ１０６ｂ内のサンプル
データ列に対し係数記憶メモリ１０６ａ内の係数列が畳
み込まれ、その結果が出力端Ｓｏから出力される。
すなわち、図１６においてＲＡＭ１０３を表わすブロッ
ク内に図示された係数列のうち区間ＡおよびＢ内に対応
した係数列が係数記憶メモリ１０６ａに書き込まれる。
そして、サンプリング周期毎に入力オーディオ信号のサ
ンプルデータがサンプルデータ記憶メモリ１０６ｂに書
き込まれ、サンプルデータ記憶メモリ内のサンプルデー
タは順次後段へシフトされる。そして、サンプリング周
期毎にサンプルデータ記憶メモリ１０６ｂ内のサンプル
データ列に対し係数記憶メモリ１０６ａ内の係数列が畳
み込まれ、その結果が出力端Ｓｏから出力される。
【００６７】（２）入力オーディオ信号の振幅レベルが
小さくなった場合 この場合、レベル検出部１０５によってレベル検出信号
が出力される。ＣＰＵ１０２はこれに応答し、長期残響
付与のための係数を転送すべき指示をＤＳＰ１０４へ出
力すると共に長期残響付与を指示する制御情報を畳み込
み器１０６へ出力する。
小さくなった場合 この場合、レベル検出部１０５によってレベル検出信号
が出力される。ＣＰＵ１０２はこれに応答し、長期残響
付与のための係数を転送すべき指示をＤＳＰ１０４へ出
力すると共に長期残響付与を指示する制御情報を畳み込
み器１０６へ出力する。
【００６８】この結果、ＤＳＰ１０４により、図１６に
おいてＲＡＭ１０３を表わすブロック内に図示された係
数列のうち区間Ｃ内の係数列が先頭のものから順に読み
出され、畳み込み器１０６に送られる。また、畳み込み
器１０６では、サンプルデータ記憶メモリ１０６ｂ内の
サンプルデータ列のうち後半部のサンプルデータ列が固
定され、前半部に関してのみ新たなサンプルデータの書
き込みおよびサンプルデータ列のシフトが行われる。ま
た、係数記憶メモリ１０６ａに記憶された係数列のうち
前半部の係数列は固定され、後半部に関してはＤＳＰ１
０４を介して供給される係数が入力端ＢＩから係数記憶
メモリ１０６ａに順次入力され、係数記憶メモリ内の後
半部の係数列は順次前段に向ってシフトされる。この結
果、係数記憶メモリ１０６ａにおける後半部の係数列の
内容は反射音列におけるより後方もの、すなわち、区間
Ｂに対応した係数列から区間Ｃに対応した係数列へと徐
々に移行する。図１７にこの動作の様子を示す。
おいてＲＡＭ１０３を表わすブロック内に図示された係
数列のうち区間Ｃ内の係数列が先頭のものから順に読み
出され、畳み込み器１０６に送られる。また、畳み込み
器１０６では、サンプルデータ記憶メモリ１０６ｂ内の
サンプルデータ列のうち後半部のサンプルデータ列が固
定され、前半部に関してのみ新たなサンプルデータの書
き込みおよびサンプルデータ列のシフトが行われる。ま
た、係数記憶メモリ１０６ａに記憶された係数列のうち
前半部の係数列は固定され、後半部に関してはＤＳＰ１
０４を介して供給される係数が入力端ＢＩから係数記憶
メモリ１０６ａに順次入力され、係数記憶メモリ内の後
半部の係数列は順次前段に向ってシフトされる。この結
果、係数記憶メモリ１０６ａにおける後半部の係数列の
内容は反射音列におけるより後方もの、すなわち、区間
Ｂに対応した係数列から区間Ｃに対応した係数列へと徐
々に移行する。図１７にこの動作の様子を示す。
【００６９】この図１７に示すように、サンプルデータ
記憶メモリにおける後半部のサンプルデータ列（固定化
されたサンプルデータ列）に対し係数記憶メモリ内の後
半部の係数列（サンプリング周期毎により後方の係数列
へと入替えられる係数列）が畳み込まれ、上記第１実施
例と同様、長時間に亙る残響が付与される。また、サン
プルデータ記憶メモリにおける前半部のサンプルデータ
列（サンプリング周期毎にシフトされるサンプルデータ
列）に対し係数記憶メモリ内の前半部の係数列（固定さ
れた係数列）が畳み込まれる。
記憶メモリにおける後半部のサンプルデータ列（固定化
されたサンプルデータ列）に対し係数記憶メモリ内の後
半部の係数列（サンプリング周期毎により後方の係数列
へと入替えられる係数列）が畳み込まれ、上記第１実施
例と同様、長時間に亙る残響が付与される。また、サン
プルデータ記憶メモリにおける前半部のサンプルデータ
列（サンプリング周期毎にシフトされるサンプルデータ
列）に対し係数記憶メモリ内の前半部の係数列（固定さ
れた係数列）が畳み込まれる。
【００７０】（３）入力オーディオ信号の振幅レベルが
大きな値に戻った場合 この場合、レベル検出部１０５によってレベル検出信号
が解除される。ＣＰＵ１０２はこれに応答し、通常の残
響付与のための係数を転送すべき指示をＤＳＰ１０４へ
出力すると共に通常の残響付与に対応した状態に戻す指
示を畳み込み器１０６へ出力する。
大きな値に戻った場合 この場合、レベル検出部１０５によってレベル検出信号
が解除される。ＣＰＵ１０２はこれに応答し、通常の残
響付与のための係数を転送すべき指示をＤＳＰ１０４へ
出力すると共に通常の残響付与に対応した状態に戻す指
示を畳み込み器１０６へ出力する。
【００７１】この結果、ＤＳＰ１０４により、図１６に
おいてＲＡＭ１０３を表わすブロック内に図示された係
数列のうち区間Ｂ内の係数列が先頭のものから順に読み
出され、畳み込み器１０６に送られる。また、畳み込み
器１０６では、サンプリング周期毎に新たなサンプルデ
ータがサンプルデータ記憶メモリ１０６ｂに書き込まれ
ると共にサンプルデータ記憶メモリ１０６ｂ内の全部の
サンプルデータ列が順次シフトされる。また、係数記憶
メモリ１０６ａに記憶された係数列のうち前半部の係数
列は固定され、後半部に関してはＤＳＰ１０４を介して
供給される係数が入力端ＢＩから係数記憶メモリに順次
入力され、係数記憶メモリ内の後半部の係数列は先頭の
ものから順に入力端ＢＩからの係数によって置き換えら
れる。図１８にこの動作を示す。
おいてＲＡＭ１０３を表わすブロック内に図示された係
数列のうち区間Ｂ内の係数列が先頭のものから順に読み
出され、畳み込み器１０６に送られる。また、畳み込み
器１０６では、サンプリング周期毎に新たなサンプルデ
ータがサンプルデータ記憶メモリ１０６ｂに書き込まれ
ると共にサンプルデータ記憶メモリ１０６ｂ内の全部の
サンプルデータ列が順次シフトされる。また、係数記憶
メモリ１０６ａに記憶された係数列のうち前半部の係数
列は固定され、後半部に関してはＤＳＰ１０４を介して
供給される係数が入力端ＢＩから係数記憶メモリに順次
入力され、係数記憶メモリ内の後半部の係数列は先頭の
ものから順に入力端ＢＩからの係数によって置き換えら
れる。図１８にこの動作を示す。
【００７２】以上の説明の通り、後半部の係数列は先頭
のものから順に区間Ｂに対応したものが書き変えられて
ゆくが、この新たに後半部用の係数列として書き込まれ
る係数は図１８に示すようにほぼ０レベルのサンプルデ
ータと乗算されることになるので係数書き換えの影響が
畳み込み演算結果の大きな変化となって現れる恐れはな
い。また、係数記憶メモリには前半部の係数列として通
常の残響に対応した係数列（区間Ａに対応した係数列）
が記憶されており、この係数列が順次入力されるサンプ
ルデータ列のうち前半部のサンプルデータ列に畳み込ま
れるので、入力オーディオ信号の振幅レベルがほぼ０の
状態から大きな値に戻った場合、音切れを生じさせるこ
となく新たな入力オーディオ信号に残響を付与すること
ができる。
のものから順に区間Ｂに対応したものが書き変えられて
ゆくが、この新たに後半部用の係数列として書き込まれ
る係数は図１８に示すようにほぼ０レベルのサンプルデ
ータと乗算されることになるので係数書き換えの影響が
畳み込み演算結果の大きな変化となって現れる恐れはな
い。また、係数記憶メモリには前半部の係数列として通
常の残響に対応した係数列（区間Ａに対応した係数列）
が記憶されており、この係数列が順次入力されるサンプ
ルデータ列のうち前半部のサンプルデータ列に畳み込ま
れるので、入力オーディオ信号の振幅レベルがほぼ０の
状態から大きな値に戻った場合、音切れを生じさせるこ
となく新たな入力オーディオ信号に残響を付与すること
ができる。
【００７３】＜第３実施例＞さて、上記第１実施例にお
いて、入力オーディオ信号の振幅レベルが小から大に戻
った場合にはデータシフトレジスタＤＳＲの内容をクリ
アしてから係数シフトレジスタ内の係数の入替えを行っ
た。その理由は以下の通りである。
いて、入力オーディオ信号の振幅レベルが小から大に戻
った場合にはデータシフトレジスタＤＳＲの内容をクリ
アしてから係数シフトレジスタ内の係数の入替えを行っ
た。その理由は以下の通りである。
【００７４】まず、振幅レベルが大きくなってレベル検
出信号ＬＤＴが消滅した時点において係数シフトレジス
タＣＳＲ内の係数列およびデータシフトレジスタＤＳＲ
内のサンプルデータ列が以下のようになっていたする。 ＣＳＲ： Ｃn+1， Ｃn+2， ……， Ｃ2n-1，
Ｃ2n ＤＳＲ： Ｘmb， Ｘmb-1， ……， Ｘmb-n+2，
Ｘmb-n+1
出信号ＬＤＴが消滅した時点において係数シフトレジス
タＣＳＲ内の係数列およびデータシフトレジスタＤＳＲ
内のサンプルデータ列が以下のようになっていたする。 ＣＳＲ： Ｃn+1， Ｃn+2， ……， Ｃ2n-1，
Ｃ2n ＤＳＲ： Ｘmb， Ｘmb-1， ……， Ｘmb-n+2，
Ｘmb-n+1
【００７５】ここで、仮にデータシフトレジスタＤＳＲ
の内容をクリアしないでデータシフトレジスタＤＳＲの
データ入力およびシフト動作を再開すると共に係数シフ
トレジスタＣＳＲ内の係数列をＣ1〜Ｃnに戻すとする
と、係数シフトレジスタＣＳＲ内の係数列およびデータ
シフトレジスタＤＳＲ内のサンプルデータ列は以下のよ
うに変化することとなり、全くでたらめな畳み込み演算
が行われてしまうこととなる（なお、でたらめとは、随
分過去に発生したサンプルデータに対し最近発生したサ
ンプルデータに畳み込まれるべき係数Ｃ1〜Ｃnが畳み込
まれてしまうという自然現象では起こり得ない処理とな
ってしまう、という意味ででたらめなのである）。な
お、以下においてＸmc，Ｘmc+1はレベル検出信号ＬＤＴ
消滅後に新たに入力されたサンプルデータである。
の内容をクリアしないでデータシフトレジスタＤＳＲの
データ入力およびシフト動作を再開すると共に係数シフ
トレジスタＣＳＲ内の係数列をＣ1〜Ｃnに戻すとする
と、係数シフトレジスタＣＳＲ内の係数列およびデータ
シフトレジスタＤＳＲ内のサンプルデータ列は以下のよ
うに変化することとなり、全くでたらめな畳み込み演算
が行われてしまうこととなる（なお、でたらめとは、随
分過去に発生したサンプルデータに対し最近発生したサ
ンプルデータに畳み込まれるべき係数Ｃ1〜Ｃnが畳み込
まれてしまうという自然現象では起こり得ない処理とな
ってしまう、という意味ででたらめなのである）。な
お、以下においてＸmc，Ｘmc+1はレベル検出信号ＬＤＴ
消滅後に新たに入力されたサンプルデータである。
【００７６】（１サンプリング周期経過後） ＣＳＲ： Ｃn+2， Ｃn+3， ……， Ｃ2n，
Ｃ1 ＤＳＲ： ＸmC， Ｘmb， ……， Ｘmb-n+3，
Ｘmb-n+2 （２サンプリング周期経過後） ＣＳＲ： Ｃn+3， Ｃn+4， ……， Ｃ1，
Ｃ2 ＤＳＲ： ＸmC+1， ＸmC， ……， Ｘmb-n+4，
Ｘmb-n+3
Ｃ1 ＤＳＲ： ＸmC， Ｘmb， ……， Ｘmb-n+3，
Ｘmb-n+2 （２サンプリング周期経過後） ＣＳＲ： Ｃn+3， Ｃn+4， ……， Ｃ1，
Ｃ2 ＤＳＲ： ＸmC+1， ＸmC， ……， Ｘmb-n+4，
Ｘmb-n+3
【００７７】この状態は係数列Ｃ1〜Ｃnがすべて係数シ
フトレジスタＣＳＲに設定されるまで続く。このような
でたらめな畳み込み演算結果が出力されるのを避けるた
め、上記第１実施例において係数Ｃ1〜Ｃnの設定中はデ
ータシフトレジスタＤＳＲの内容をオール０としてい
る。
フトレジスタＣＳＲに設定されるまで続く。このような
でたらめな畳み込み演算結果が出力されるのを避けるた
め、上記第１実施例において係数Ｃ1〜Ｃnの設定中はデ
ータシフトレジスタＤＳＲの内容をオール０としてい
る。
【００７８】さて、上記第１実施例の場合、係数Ｃ1〜
Ｃnの設定中は畳み込み演算の結果が０の状態、すなわ
ち、音切れ状態となるが、以下説明する本発明の第３実
施例によれば入力オーディオ信号の振幅レベルが小から
大に戻った場合、音切れ状態を生じさせることなく、残
響付与のための信号処理を行うことができる。
Ｃnの設定中は畳み込み演算の結果が０の状態、すなわ
ち、音切れ状態となるが、以下説明する本発明の第３実
施例によれば入力オーディオ信号の振幅レベルが小から
大に戻った場合、音切れ状態を生じさせることなく、残
響付与のための信号処理を行うことができる。
【００７９】まず、上記例の場合について本実施例の動
作を説明すると、本実施例では入力オーディオ信号の振
幅レベルが小から大に戻った場合には以下のように取り
扱う。
作を説明すると、本実施例では入力オーディオ信号の振
幅レベルが小から大に戻った場合には以下のように取り
扱う。
【００８０】＜本実施例における畳み込み演算＞ （レベル検出信号ＬＤＴ消滅前） 係数列： Ｃn+1， Ｃn+2， ……， Ｃ
2n-1， Ｃ2n サンプルデータ列： Ｘmb， Ｘmb-1， ……， Ｘ
mb-n+2， Ｘmb-n+1 （消滅後最初のサンプリング周期） 係数列： Ｃ1， Ｃn+2， ……， Ｃ
2n-1， Ｃ2n サンプルデータ列： ＸmC， Ｘmb， ……， Ｘ
mb-n+3， Ｘmb-n+2 （１サンプリング周期経過後） 係数列： Ｃ1， Ｃ2， ……， Ｃ
2n-1， Ｃ2n サンプルデータ列： ＸmC+1， ＸmC， ……， Ｘ
mb-n+4， Ｘmb-n+3
2n-1， Ｃ2n サンプルデータ列： Ｘmb， Ｘmb-1， ……， Ｘ
mb-n+2， Ｘmb-n+1 （消滅後最初のサンプリング周期） 係数列： Ｃ1， Ｃn+2， ……， Ｃ
2n-1， Ｃ2n サンプルデータ列： ＸmC， Ｘmb， ……， Ｘ
mb-n+3， Ｘmb-n+2 （１サンプリング周期経過後） 係数列： Ｃ1， Ｃ2， ……， Ｃ
2n-1， Ｃ2n サンプルデータ列： ＸmC+1， ＸmC， ……， Ｘ
mb-n+4， Ｘmb-n+3
【００８１】すなわち、データシフトレジスタＤＳＲに
ついては新たなサンプルデータの書込みおよび既に記憶
されたサンプルデータ列のシフトを再開し、係数列につ
いては先頭から順に係数Ｃ1〜Ｃnを該当位置に順次設定
してゆくのである。
ついては新たなサンプルデータの書込みおよび既に記憶
されたサンプルデータ列のシフトを再開し、係数列につ
いては先頭から順に係数Ｃ1〜Ｃnを該当位置に順次設定
してゆくのである。
【００８２】ここで、上記１サンプリング周期経過後の
状態に着目すると、新たなサンプルデータＸmCには係数
Ｃ1が乗じられる。この乗算処理は入力オーディオ信号
の振幅レベルが大きい場合の通常の畳み込み演算におい
て行われるものである。また、係数列Ｃn+2〜Ｃ2nはサ
ンプルデータ列Ｘmb+1〜Ｘmb-n+3に畳み込まれるが、こ
の畳み込みは入力オーディオ信号の振幅レベルが小であ
る場合に行われていた畳み込み演算をサンプルデータお
よび係数の個数を減らして実行するものである。従っ
て、本実施例によれば、最終的な畳み込み演算の結果と
して、入力オーディオ信号に残響の付加された信号とし
て何等問題のないものが得られる。
状態に着目すると、新たなサンプルデータＸmCには係数
Ｃ1が乗じられる。この乗算処理は入力オーディオ信号
の振幅レベルが大きい場合の通常の畳み込み演算におい
て行われるものである。また、係数列Ｃn+2〜Ｃ2nはサ
ンプルデータ列Ｘmb+1〜Ｘmb-n+3に畳み込まれるが、こ
の畳み込みは入力オーディオ信号の振幅レベルが小であ
る場合に行われていた畳み込み演算をサンプルデータお
よび係数の個数を減らして実行するものである。従っ
て、本実施例によれば、最終的な畳み込み演算の結果と
して、入力オーディオ信号に残響の付加された信号とし
て何等問題のないものが得られる。
【００８３】ところで、上記第１実施例において、畳み
込み演算用の係数列に新たな係数Ｃ1〜Ｃnを先頭から順
次設定してゆく操作を可能にするためには、係数シフト
レジスタＣＳＲをそのような操作が可能なものに変更す
る必要がある。しかし、この場合、回路が極めて複雑な
ものとなったしまうので得策ではない。そこで、本実施
例では、上記第１実施例における係数処理部３０相当の
ものとして、係数シフトレジスタＣＳＲの代りにＲＡＭ
を使用した図１９に示すものを使用する。
込み演算用の係数列に新たな係数Ｃ1〜Ｃnを先頭から順
次設定してゆく操作を可能にするためには、係数シフト
レジスタＣＳＲをそのような操作が可能なものに変更す
る必要がある。しかし、この場合、回路が極めて複雑な
ものとなったしまうので得策ではない。そこで、本実施
例では、上記第１実施例における係数処理部３０相当の
ものとして、係数シフトレジスタＣＳＲの代りにＲＡＭ
を使用した図１９に示すものを使用する。
【００８４】図１９に示すように本実施例における係数
処理部３０ａは、ｎ個のアドレスを有する係数記憶ＲＡ
Ｍ５０１と、この係数記憶ＲＡＭ５０１に対し読み出し
アドレスおよび書込みアドレスを出力し係数の読み出し
および書込みを行うＲＡＭアクセス制御部５０２とから
なる。
処理部３０ａは、ｎ個のアドレスを有する係数記憶ＲＡ
Ｍ５０１と、この係数記憶ＲＡＭ５０１に対し読み出し
アドレスおよび書込みアドレスを出力し係数の読み出し
および書込みを行うＲＡＭアクセス制御部５０２とから
なる。
【００８５】以下、本実施例の動作を説明する。 （１）入力オーディオ信号の振幅レベルが大きい場合 アドレス制御部５０２は、アドレス０〜ｎ−１を読み出
しスタートアドレスＬ（後述）だけオフセットさせた読
み出しアドレスを出力し、係数記憶ＲＡＭ５０１から係
数列Ｃ1〜Ｃnを読み出して畳み込み演算部２０（図３）
へ出力する（このアドレスからＣ1〜Ｃnが読み出される
理由は後述（３）（４）から容易に理解されるであろ
う）。この結果、上記第１実施例において説明したもの
と全く同様な畳み込み演算（より詳しくは前掲式（１）
相当）が行われる。
しスタートアドレスＬ（後述）だけオフセットさせた読
み出しアドレスを出力し、係数記憶ＲＡＭ５０１から係
数列Ｃ1〜Ｃnを読み出して畳み込み演算部２０（図３）
へ出力する（このアドレスからＣ1〜Ｃnが読み出される
理由は後述（３）（４）から容易に理解されるであろ
う）。この結果、上記第１実施例において説明したもの
と全く同様な畳み込み演算（より詳しくは前掲式（１）
相当）が行われる。
【００８６】（２）入力オーディオ信号の振幅レベルが
小になった場合 ＲＡＭアクセス制御部５０２は、各サンプリング周期毎
に以下の処理を行う。 ａ．反射音列後方の係数の書込み レベル検出信号ＬＤＴ発生後の各サンプリング周期で
は、それまでに係数記憶ＲＡＭ５０１に記憶されていた
係数列Ｃ1〜Ｃnに続く係数Ｃn+1，Ｃn+2，…を外部（若
しくは図示しない長期残響用係数記憶手段）から順次取
り込み、その時点におけるスタートアドレスＬに対応し
た係数ＲＡＭ５０１のアドレスに書込む。 ｂ．係数列の読み出し 上記動作と並行し、ＲＡＭアクセス制御部５０２は、Ｌ
＋１〜Ｌ＋ｎに対応した読み出しアドレスＡＤＲとして
発生する。ただし、Ｌ＋１〜Ｌ＋ｎのうちｎ−１を越え
るものについては読み出しアドレスＡＤＲとしてｎ−１
を差し引いたものを出力する。 ｃ．サンプリング周期毎に、スタートアドレスＬを１だ
けインクリメントする。なお、Ｌがｎ−１を越えた場合
にはＬ＝０とする。
小になった場合 ＲＡＭアクセス制御部５０２は、各サンプリング周期毎
に以下の処理を行う。 ａ．反射音列後方の係数の書込み レベル検出信号ＬＤＴ発生後の各サンプリング周期で
は、それまでに係数記憶ＲＡＭ５０１に記憶されていた
係数列Ｃ1〜Ｃnに続く係数Ｃn+1，Ｃn+2，…を外部（若
しくは図示しない長期残響用係数記憶手段）から順次取
り込み、その時点におけるスタートアドレスＬに対応し
た係数ＲＡＭ５０１のアドレスに書込む。 ｂ．係数列の読み出し 上記動作と並行し、ＲＡＭアクセス制御部５０２は、Ｌ
＋１〜Ｌ＋ｎに対応した読み出しアドレスＡＤＲとして
発生する。ただし、Ｌ＋１〜Ｌ＋ｎのうちｎ−１を越え
るものについては読み出しアドレスＡＤＲとしてｎ−１
を差し引いたものを出力する。 ｃ．サンプリング周期毎に、スタートアドレスＬを１だ
けインクリメントする。なお、Ｌがｎ−１を越えた場合
にはＬ＝０とする。
【００８７】仮にこの（２）の処理の開始前にスタート
アドレスＬが０であったとすると、（２）の処理が各サ
ンプリング周期毎に行われる結果、係数記憶ＲＡＭ５０
１の第０アドレス〜第ｎ−１アドレスまでの記憶内容と
係数記憶ＲＡＭ５０１から読み出される係数列は以下の
ように変化してゆくこととなる。なお、以下では畳み込
み演算に用いられるサンプルデータ列を併記した。
アドレスＬが０であったとすると、（２）の処理が各サ
ンプリング周期毎に行われる結果、係数記憶ＲＡＭ５０
１の第０アドレス〜第ｎ−１アドレスまでの記憶内容と
係数記憶ＲＡＭ５０１から読み出される係数列は以下の
ように変化してゆくこととなる。なお、以下では畳み込
み演算に用いられるサンプルデータ列を併記した。
【００８８】（レベル検出信号ＬＤＴ発生前） ＲＡＭ内係数列： Ｃ1， Ｃ2， ……， Ｃ
n-1， Ｃn 読み出される係数列： Ｃ1， Ｃ2， ……， Ｃ
n-1， Ｃn サンプルデータ列： Xmb， Ｘmb-1， ……，
Ｘmb-n+2，Ｘmb-n+1 （ＬＤＴ発生後最初のサンプリング周期） ＲＡＭ内係数列： Ｃn+1， Ｃ2， ……， Ｃ
n-1， Ｃn 読み出される係数列： Ｃ2， Ｃ3， ……， Ｃ
n， Ｃn+1 サンプルデータ列： Xmb， Ｘmb-1， ……，
Ｘmb-n+2，Ｘmb-n+1 （１サンプリング周期経過後） ＲＡＭ内係数列： Ｃn+1， Ｃn+2， ……， Ｃ
n-1， Ｃn 読み出される係数列： Ｃ3， Ｃ4， ……， Ｃ
n+1， Ｃn+2 サンプルデータ列： Xmb， Ｘmb-1， ……，
Ｘmb-n+2，Ｘmb-n+1
n-1， Ｃn 読み出される係数列： Ｃ1， Ｃ2， ……， Ｃ
n-1， Ｃn サンプルデータ列： Xmb， Ｘmb-1， ……，
Ｘmb-n+2，Ｘmb-n+1 （ＬＤＴ発生後最初のサンプリング周期） ＲＡＭ内係数列： Ｃn+1， Ｃ2， ……， Ｃ
n-1， Ｃn 読み出される係数列： Ｃ2， Ｃ3， ……， Ｃ
n， Ｃn+1 サンプルデータ列： Xmb， Ｘmb-1， ……，
Ｘmb-n+2，Ｘmb-n+1 （１サンプリング周期経過後） ＲＡＭ内係数列： Ｃn+1， Ｃn+2， ……， Ｃ
n-1， Ｃn 読み出される係数列： Ｃ3， Ｃ4， ……， Ｃ
n+1， Ｃn+2 サンプルデータ列： Xmb， Ｘmb-1， ……，
Ｘmb-n+2，Ｘmb-n+1
【００８９】このような係数のシフト処理がなされると
共に畳み込み演算部２０ではサンプルデータ列が固定さ
れ、上記第１実施例と同様な畳み込み演算が行われる。
共に畳み込み演算部２０ではサンプルデータ列が固定さ
れ、上記第１実施例と同様な畳み込み演算が行われる。
【００９０】（３）入力オーディオ信号の振幅レベルが
小から大になった場合 まず、ＲＡＭアクセス制御部５０２は、その時点におけ
るスタートアドレスＬを一時記憶変数ＬＴにコピーす
る。そして、ＲＡＭアクセス制御部５０２は、以下の処
理を各サンプリング周期毎に行う。 ａ．係数Ｃ1〜Ｃnの書込み レベル検出信号ＬＤＴ消滅後の各サンプリング周期で
は、係数Ｃ1，Ｃ2，…を外部（若しくは図示しない長期
残響用係数記憶手段）から順次取り込み、その時点にお
けるスタートアドレスＬに対応した係数ＲＡＭ５０１の
アドレスに書込む。 ｂ．係数列の読み出し 上記動作と並行し、ＲＡＭアクセス制御部５０２は、Ｌ
Ｔ〜ＬＴ＋ｎ−１に対応した読み出しアドレスＡＤＲと
して発生する。ただし、ＬＴ〜ＬＴ＋ｎ−１のうちｎ−
１を越えるものについては読み出しアドレスＡＤＲとし
てｎ−１を差し引いたものを出力する。 ｃ．サンプリング周期毎に、スタートアドレスＬを１だ
けインクリメントする。なお、Ｌがｎ−１を越えた場合
にはＬ＝０とする。
小から大になった場合 まず、ＲＡＭアクセス制御部５０２は、その時点におけ
るスタートアドレスＬを一時記憶変数ＬＴにコピーす
る。そして、ＲＡＭアクセス制御部５０２は、以下の処
理を各サンプリング周期毎に行う。 ａ．係数Ｃ1〜Ｃnの書込み レベル検出信号ＬＤＴ消滅後の各サンプリング周期で
は、係数Ｃ1，Ｃ2，…を外部（若しくは図示しない長期
残響用係数記憶手段）から順次取り込み、その時点にお
けるスタートアドレスＬに対応した係数ＲＡＭ５０１の
アドレスに書込む。 ｂ．係数列の読み出し 上記動作と並行し、ＲＡＭアクセス制御部５０２は、Ｌ
Ｔ〜ＬＴ＋ｎ−１に対応した読み出しアドレスＡＤＲと
して発生する。ただし、ＬＴ〜ＬＴ＋ｎ−１のうちｎ−
１を越えるものについては読み出しアドレスＡＤＲとし
てｎ−１を差し引いたものを出力する。 ｃ．サンプリング周期毎に、スタートアドレスＬを１だ
けインクリメントする。なお、Ｌがｎ−１を越えた場合
にはＬ＝０とする。
【００９１】仮にこの（３）の処理の開始前にスタート
アドレスＬが０であったとすると、（３）の処理が各サ
ンプリング周期毎に行われる結果、係数記憶ＲＡＭ５０
１の第０アドレス〜第ｎ−１アドレスまでの記憶内容と
係数記憶ＲＡＭ５０１から読み出される係数列は以下の
ように変化してゆくこととなる。なお、以下では畳み込
み演算に用いられるサンプルデータ列を併記している。
アドレスＬが０であったとすると、（３）の処理が各サ
ンプリング周期毎に行われる結果、係数記憶ＲＡＭ５０
１の第０アドレス〜第ｎ−１アドレスまでの記憶内容と
係数記憶ＲＡＭ５０１から読み出される係数列は以下の
ように変化してゆくこととなる。なお、以下では畳み込
み演算に用いられるサンプルデータ列を併記している。
【００９２】（レベル検出信号ＬＤＴ消滅前） ＲＡＭ内係数列： Ｃn+1，Ｃn+2， ……， Ｃ
2n-1， Ｃ2n 読み出される係数列： Ｃn+1，Ｃn+2， ……， Ｃ
2n-1， Ｃ2n サンプルデータ列： Ｘmb， Ｘmb-1， ……， Ｘ
mb-n+2，Ｘmb-n+1 （ＬＤＴ発生後最初のサンプリング周期） ＲＡＭ内係数列： Ｃ1， Ｃn+2， ……， Ｃ
2n-1， Ｃ2n 読み出される係数列： Ｃ1， Ｃn+2， ……， Ｃ
2n-1， Ｃ2n サンプルデータ列： Ｘmc，Ｘmb， ……， Ｘ
mb-n+3，Ｘmb-n+2 （１サンプリング周期経過後） ＲＡＭ内係数列： Ｃ1， Ｃ2， ……， Ｃ
2n-1， Ｃ2n 読み出される係数列： Ｃ1， Ｃ2， ……， Ｃ
n+1， Ｃn+2 サンプルデータ列： Xmc+1，Ｘmc， ……， Ｘ
mb-n+2，Ｘmb-n+1 このような処理により音切れを生じることなく畳み込み
演算が行われる。
2n-1， Ｃ2n 読み出される係数列： Ｃn+1，Ｃn+2， ……， Ｃ
2n-1， Ｃ2n サンプルデータ列： Ｘmb， Ｘmb-1， ……， Ｘ
mb-n+2，Ｘmb-n+1 （ＬＤＴ発生後最初のサンプリング周期） ＲＡＭ内係数列： Ｃ1， Ｃn+2， ……， Ｃ
2n-1， Ｃ2n 読み出される係数列： Ｃ1， Ｃn+2， ……， Ｃ
2n-1， Ｃ2n サンプルデータ列： Ｘmc，Ｘmb， ……， Ｘ
mb-n+3，Ｘmb-n+2 （１サンプリング周期経過後） ＲＡＭ内係数列： Ｃ1， Ｃ2， ……， Ｃ
2n-1， Ｃ2n 読み出される係数列： Ｃ1， Ｃ2， ……， Ｃ
n+1， Ｃn+2 サンプルデータ列： Xmc+1，Ｘmc， ……， Ｘ
mb-n+2，Ｘmb-n+1 このような処理により音切れを生じることなく畳み込み
演算が行われる。
【００９３】（４）係数Ｃ1〜Ｃnをすべて係数ＲＡＭ５
０１に書き終えた場合 この場合は、Ｌ＝ＬＴとし、以後、（１）の処理を行
う。
０１に書き終えた場合 この場合は、Ｌ＝ＬＴとし、以後、（１）の処理を行
う。
【００９４】以上の処理により、音切れを生じることな
くオーディオ信号に対する長期間に亙る残響の付与が行
われる。
くオーディオ信号に対する長期間に亙る残響の付与が行
われる。
【００９５】
【発明の効果】以上説明したように、請求項１に係る残
響付与装置によれば、少ないタップ数であるにも拘わら
ず長時間に亙る残響音をオーディオ信号に付与すること
ができるという効果がある。また、請求項２に係る残響
付与装置によれば、請求項１に係るものの効果に加え、
入力オーディオ信号の振幅レベルが小さな状態から大き
な状態へと変化した場合に音切れを生じることなく残響
の付与されたオーディオ信号を発生することができると
いう効果が得られる。
響付与装置によれば、少ないタップ数であるにも拘わら
ず長時間に亙る残響音をオーディオ信号に付与すること
ができるという効果がある。また、請求項２に係る残響
付与装置によれば、請求項１に係るものの効果に加え、
入力オーディオ信号の振幅レベルが小さな状態から大き
な状態へと変化した場合に音切れを生じることなく残響
の付与されたオーディオ信号を発生することができると
いう効果が得られる。
【図１】 この発明の各実施例において長時間に亙る残
響をオーディオ信号に付与する原理を説明する図であ
る。
響をオーディオ信号に付与する原理を説明する図であ
る。
【図２】 この発明の第１実施例による残響付与ＤＳＰ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】 同実施例におけるデータ入力制御部、畳み込
み演算部および係数変更制御部の構成を示すブロック図
である。
み演算部および係数変更制御部の構成を示すブロック図
である。
【図４】 同実施例における係数処理部の構成を示すブ
ロック図である。
ロック図である。
【図５】 同実施例の動作を示すタイムチャートであ
る。
る。
【図６】 同実施例の動作を示すタイムチャートであ
る。
る。
【図７】 同実施例の動作中における各部の状態を示す
図である。
図である。
【図８】 同実施例の動作中における各部の状態を示す
図である。
図である。
【図９】 同実施例の動作中における各部の状態を示す
図である。
図である。
【図１０】 同実施例の動作中における各部の状態を示
す図である。
す図である。
【図１１】 同実施例の動作中における各部の状態を示
す図である。
す図である。
【図１２】 同実施例の動作中における各部の状態を示
す図である。
す図である。
【図１３】 同実施例の動作中における各部の状態を示
す図である。
す図である。
【図１４】 同実施例の動作中における各部の状態を示
す図である。
す図である。
【図１５】 同実施例の動作中における各部の状態を示
す図である。
す図である。
【図１６】 この発明の第２実施例による残響付与装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１７】 同実施例の動作中における各部の状態を示
す図である。
す図である。
【図１８】 同実施例の動作中における各部の状態を示
す図である。
す図である。
【図１９】 この発明の第３実施例による残響付与装置
の係数処理部の構成を示すブロック図である。
の係数処理部の構成を示すブロック図である。
１０……データ入力制御部、２０……畳み込み演算部、
３０……係数処理部、４０……係数変更制御部。
３０……係数処理部、４０……係数変更制御部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G10K 15/12 H03H 17/08
Claims (2)
- 【請求項１】 サンプルデータ記憶手段（９１）、係数
記憶手段（８２）、長期残響用記憶手段（８１）、レベ
ル検出手段（４１）、データ入力制御手段（１０）、係
数入出力制御手段（４２）、畳み込み処理手段（９２）
からなり、サンプリング周期毎にサンプルデータが入力
される残響付与装置であって、 サンプルデータ記憶手段（９１）は、サンプルデータ列
を記憶し、 係数記憶手段（８２）は、係数が先頭から順に並んだ係
数列を記憶し、 長期残響用記憶手段（８１）は、係数が先頭から順に並
び、係数記憶手段（８２）が記憶する係数列よりも長い
係数列を記憶し、 レベル検出手段（４１）は、入力されるサンプルデータ
の振幅レベルが所定値以下の場合にデータ入力制御手段
（１０）、係数入出力制御手段（４２）に無音検出信号
を出力し、 データ入力制御手段（１０）は、 無音検出信号が入力されたサンプリング周期には、入力
されるサンプルデータを取り込まずサンプルデータ記憶
手段（９１）のサンプルデータ列をそのまま保持すると
ともに、 無音検出信号が入力されないサンプリング周期には、入
力されるサンプルデータによりサンプルデータ記憶手段
（９１）のサンプルデータ列を更新し、 係数入出力制御手段（４２）は、 無音検出信号が入力されたサンプリング周期には、係数
記憶手段（８２）の係数列を、長期残響用記憶手段（８
１）の係数列に基づいて、後方側に１つ更新するととも
に、 無音検出信号が入力されないサンプリング周期には、係
数記憶手段（８２）の更新された係数を、長期残響用記
憶手段（８１）の係数に基づいて、１つずつ初期状態に
戻し、 畳み込み処理手段（９２）は、サンプルデータ記憶手段
（９１）のサンプルデータ列と係数記憶手段（８２）の
係数列を畳み込み出力する残響付与装置。 - 【請求項２】 サンプルデータ記憶手段（１０６ｂ）、
係数記憶手段（１０６ａ）、長期残響用記憶手段（１０
１，１０３）、レベル検出手段（１０５）、データ入力
制御手段（１０２，１０６）、係数入出力制御手段（１
０２，１０４，１０６）、畳み込み処理手段（１０６）
からなり、サンプリング周期毎にサンプルデータが入力
される残響付与装置であって、 サンプルデータ記憶手段（１０６ｂ）は、サンプルデー
タ列を記憶すると共に、前半部、後半部に分けられ、 係数記憶手段（１０６ａ）は、係数が先頭から順に並ん
だ係数列を記憶するとともに、前半部、後半部に分けら
れ、 長期残響用記憶手段（１０１，１０３）は、係数が先頭
から順に並び、係数記憶手段（１０６ａ）が記憶する係
数列よりも長い係数列を記憶し、 レベル検出手段（１０５）は、入力されるサンプルデー
タの振幅レベルが所定値以下の場合にデータ入力制御手
段（１０２，１０６）、係数入出力制御手段（１０２，
１０４，１０６）に無音検出信号を出力し、 データ入力制御手段（１０２，１０６）は、 無音検出信号が入力されたサンプリング周期には、入力
されるサンプルデータによりサンプルデータ記憶手段
（１０６ｂ）の前半部のサンプルデータ列を更新すると
ともに、 無音検出信号が入力されないサンプリング周期には、入
力されるサンプルデータによりサンプルデータ記憶手段
（１０６ｂ）全体のサンプルデータ列を更新し、 係数入出力制御手段（１０２，１０４，１０６）は、 無音検出信号が入力されたサンプリング周期には、係数
記憶手段（１０６ａ）の後半部の係数列を、長期残響用
記憶手段（１０１，１０３）の係数列に基づいて、後方
側に１つ更新するとともに、 無音検出信号が入力されないサンプリング周期には、係
数記憶手段（１０６ａ）の後半部の更新された係数を、
長期残響用記憶手段（１０１，１０３）の係数に基づい
て、１つずつ初期状態に戻し、 畳み込み処理手段（１０６）は、サンプルデータ記憶手
段（１０６ｂ）全体のサンプルデータ列と係数記憶手段
（１０６ａ）全体の係数列を畳み込み出力する残響付与
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352247A JP2845114B2 (ja) | 1993-12-29 | 1993-12-29 | 残響付与装置 |
| US08/364,615 US5619579A (en) | 1993-12-29 | 1994-12-27 | Reverberation imparting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352247A JP2845114B2 (ja) | 1993-12-29 | 1993-12-29 | 残響付与装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07199979A JPH07199979A (ja) | 1995-08-04 |
| JP2845114B2 true JP2845114B2 (ja) | 1999-01-13 |
Family
ID=18422765
Family Applications (1)
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|---|---|---|---|
| JP5352247A Expired - Fee Related JP2845114B2 (ja) | 1993-12-29 | 1993-12-29 | 残響付与装置 |
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- 1993-12-29 JP JP5352247A patent/JP2845114B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-27 US US08/364,615 patent/US5619579A/en not_active Expired - Fee Related
Also Published As
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|---|---|
| JPH07199979A (ja) | 1995-08-04 |
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