JPH0573046A

JPH0573046A - 楽音信号演算処理装置

Info

Publication number: JPH0573046A
Application number: JP3157190A
Authority: JP
Inventors: Shuichi Matsumoto; 秀一松本; Kazufumi Takeuchi; 千史竹内
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1991-06-27
Filing date: 1991-06-27
Publication date: 1993-03-26
Also published as: US5614685A

Abstract

(57)【要約】【目的】システム構成に応じて外部に接続するメモリ
システムとのデータバス幅を自由に選択・設定し、効率
的に楽音処理システムを構成する。【構成】ＤＳＰ３は、上記ＣＰＵ１からの命令に従っ
てデータＲＡＭ１４のデータに対する演算処理を行なう
とともに、該データの書込み、読み込み等の制御を行な
う。ＤＳＰ３は、マイクロプログラム７に記憶されたマ
イクロプログラムに従って時分割に複数の楽音を生成す
る。これら楽音に対する信号処理は、例えば、３２ビッ
トで行なわれる。この３２ビット長のデータは、遅延メ
モリとして用いられるデータＲＡＭ１４へ８ビット長の
データとして分割して書込まれる。また、記憶されたデ
ータを読み込む際には、分割された８ビットのデータを
順次読み込んで３２ビット長のデータとして取り込む。
この時のデータＲＡＭ１４に対するアドレスは、データ
メモリアドレス制御部１０によって生成されるととも
に、ＤＳＰ３とデータＲＡＭ１４との間のデータの授受
はデータＲ／Ｗ制御部１１によって行なわれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、楽音信号を合成、発
音する音源に用いて好適な楽音信号演算処理装置に関す
る。

【０００２】

【従来の技術】一般に、楽音の合成、発生、音響効果の
付与に際しては、各種の演算処理と相当量のメモリが必
要である。実際に、楽音波形発生装置や、残響などの音
響効果付与装置を構成する際には、メモリ容量、アクセ
スタイム等の他、ビット幅構成を十分に吟味する必要が
ある。

【０００３】例えば、演算処理で扱う楽音波形のデータ
を３２ビット幅とした楽音波形演算処理装置にメモリを
接続する場合、データの記憶容量を一定とすれば、３２
ビット幅のデータバスを持つメモリシステムよりも８ビ
ット幅データバス構成のメモリシステムを用いる方が、
バスラインの信号線本数は少なくでき、実装コストを下
げることができる。

【０００４】例えば、典型的な実例をあげて説明する。
データビット幅Ｂ、データ容量＝Ｃ＝２ⁿとして、ビッ
ト幅Ｂおよび（Ｂ／ａ）の２つのメモリシステムを考え
ると、ビット幅Ｂのメモリシステム……データ線Ｂ本
：アドレス線ｎ本ビット幅Ｂ／ａのシステム ……
データ線Ｂ／ａ本：アドレス線ｎ＋log₂ａとなる。

【０００５】例えば、Ｂ＝３２で、Ｃ＝１ＭＷ＝２²⁰の
場合、３２、１６、８ビットの３通りのデータ幅のメモ
リシステムを考えると、３２ビット幅 …… データ線＝３２本＋アドレス線
２０本＝合計５２本１６ビット幅 …… データ線＝１６本＋アドレス線
２１本＝合計３７本８ビット幅 …… データ線＝８本＋アドレス線
２２本＝合計３０本となる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
楽音信号演算処理装置では、データ幅は固定であり、必
ずこれに合致したメモリシステムを用意しなければなら
ず、選択が非常に限定されるという問題を生じる。した
がって、処理部とメモリ部との接続仕様（線数など）に
も選択の余地がなく、高価なメモリが必要となったり、
線数が多いため、基板面積が大きくなるというシステム
構築上の大きなネックを有していた。

【０００７】この発明は上述した事情に鑑みてなされた
もので、システム構成に応じて外部に接続するメモリシ
ステムとのデータバス幅を上述したように、自由に選択
・設定でき、安価なメモリを用いることができ、データ
バスの線数を削減することができるなど、効率的に楽音
処理システムを構成できる楽音信号演算処理装置を提供
することを目的としている。

【０００８】

【課題を解決するための手段】上述した問題点を解決す
るために、この発明では、Ｍビット幅のデータに所定の
処理を行なう第１のデータ処理手段と、Ｎビット幅（Ｍ
≧Ｎ）のデータに対して所定の処理を行なう第２のデー
タ処理手段と、前記第１のデータ処理手段と前記第２の
データ処理手段との間に設けられ、前記第１のデータ処
理手段において扱われる前記Ｍビット幅のデータを分割
し、Ｎビット幅のデータとして前記第２のデータ処理手
段へ順次転送するとともに、前記第２のデータ処理手段
において扱われる前記Ｎビット幅のデータを前記分割転
送した順に基づいて前記Ｍビット幅のデータに再構成し
て、前記第１のデータ処理手段へ転送するデータ幅変換
手段と、前記データ変換手段に対して、前記Ｍビット幅
と前記Ｎビット幅との値を与えるとともに、前記変換手
順を指示する変換指示手段とを具備することを特徴とす
る楽音信号演算処理装置。

【０００９】

【作用】変換指示手段の指示に従って、データ幅変換手
段が、第１のデータ処理手段において扱われる前記Ｍビ
ット幅のデータを分割し、Ｎビット幅のデータとして第
２のデータ処理手段へ順次転送する。また、データ幅変
換手段は、前記第２のデータ処理手段において扱われる
前記Ｎビット幅のデータを前記分割転送した順に基づい
て前記Ｍビット幅のデータに再構成して、前記第１のデ
ータ処理手段へ転送する。

【００１０】

【実施例】次に図面を参照してこの発明の実施例につい
て説明する。図１はこの発明の一実施例の構成を示すブ
ロック図である。この図において、ＣＰＵ（中央処理装
置）１は、ＤＳＰ（デジタルシグナルプロセッサ）３へ
の指示、例えばデータの読み込み／書込み（Ｒ／Ｗ）に
関するタイミングの制御などを行なう。また、メモリ２
には、上記ＣＰＵ１による制御の際のプログラムや演算
結果などのデータが記憶される。

【００１１】次に、ＤＳＰ３は、自然楽器の発音をシミ
ュレートする際の音源を実現する演算回路であり、Ｉ／
Ｆ（インターフェイス）制御部４、パラメータバッファ
５、データバッファ６、マイクロプログラムメモリ７、
制御部８、信号処理部９、データメモリアドレス制御部
１０、データＲ／Ｗ制御部１１、データＩ／Ｏ制御部１
２およびシステムクロック発生部１３から構成されてい
る。このＤＳＰ３は、上記ＣＰＵ１からの命令に従って
遅延用のメモリ（データＲＡＭ１４）のアドレス等を算
出する。

【００１２】Ｉ／Ｆ制御部４は、ＣＰＵ１からのＤＳＰ
３への指示（データＲ／Ｗ）に関するタイミングの制御
などを行なう。そのための制御信号がパラメータバッフ
ァ５、データバッファ６、マイクロプログラムメモリ７
および制御部８へ供給されている。

【００１３】パラメータバッファ５は、ＣＰＵ１からの
ＤＳＰ３の処理動作に関する各種パラメータデータ（詳
細は後述する）が記憶される。このパラメータデータは
上記制御信号に従って所定のタイミングで制御部８へ供
給される。次に、データバッファ６は、ＤＳＰ３の演算
結果を読み出し、データＲＡＭ１４へデータを書込む際
に、一時的にデータを格納するバッファであり、上記制
御信号に従って所定のタイミングでデータの入出力を行
なう。

【００１４】マイクロプログラムメモリ７は、ＤＳＰ３
の処理手順を示すマイクロプログラムを格納するメモリ
であり、所定のタイミングで順次指示を制御部８へ出力
する。制御部８は、ＤＳＰ３の動作タイミングやマイク
ロプログラムに従った演算処理の指示など全体を制御す
る。この制御部８の内部には、マイクロプログラムをア
クセスするためのプログラムカウンタ（ＰＣ）などが含
まれる。

【００１５】次に、信号処理部９は制御部からの指示に
従って各種演算処理を行ない、その際、データＲＡＭ１
４のアドレス制御を行なうための各種制御信号を、デー
タメモリアドレス制御部１０、データＲ／Ｗ制御部１１
およびデータＩ／Ｏ制御部１２へ出力する。データメモ
リアドレス制御部１０は、データＲＡＭ１４に対してア
ドレス信号を発生し、アクセス制御を行なう。

【００１６】データＲ／Ｗ制御部１１は、データＲＡＭ
１４とＤＳＰとの間のデータの入出力制御を行なうとと
もに、そのための制御信号をデータメモリアドレス制御
部１０へ出力する。また、データＩ／Ｏ制御部は、制御
部の指示（制御信号）により、ＤＳＰ３の外部、または
他のシステムとの信号データの入出力制御を行なう。な
お、各種データは、図示のデータバスＤＢを介して行な
われる。

【００１７】次に、上述したパラメータバッファおよび
マイクロプログラムについて、図２（ａ）および（ｂ）
を参照して説明する。図２（ａ）はパラメータバッファ
に格納される各種データの構成を示す説明図である。こ
の図において、パラメータバッファ５には、パラメータ
データとして、順次、ＲＡＭＭＯＤＥ、ＣＬＲＳＴ
ＡＲＴＳＴＥＰ、ＣＬＲＥＮＤＳＴＥＰ、ＣＬＲ
ＳＴ、ＣＬＲＲＮＧおよびＣＬＲＣＯＭＭＡＮＤが記
憶されており、ＣＰＵ１の指示により所定のタイミング
で読み出され、出力される。

【００１８】上記ＲＡＭＭＯＤＥは、データＲＡＭ１
４のデータバス幅を設定するための変数データであり、
０，１，２および３の値をとる。「０」の場合には、デ
ータを３２ビットで、かつ、データバスを３２ビット
（ＡＩ０＝０，ＡＩ１＝０）に設定し、「１」の場合に
は、データを３２ビットで、かつ、データバスを１６ビ
ット（ＡＩ０＝１，ＡＩ１＝０）に設定する。また、
「２」の場合には、データを２４ビットで、かつ、デー
タバスを８ビット（ＡＩ０＝０，ＡＩ１＝１）に設定
し、「３」の場合には、データを３２ビットで、かつ、
データバスを８ビット（ＡＩ０＝１，ＡＩ１＝１）に設
定する。

【００１９】次に、上記ＣＬＲＳＴＡＲＴＳＴＥＰ
は、メモリクリアを開始させるマイクロプログラムステ
ップ番地を示す。また、ＣＬＲＥＮＤＳＴＥＰは、
メモリクリアを終了させるマイクロプログラムステップ
番地を示す。さらに、ＣＬＲＳＴはクリアするメモリの
先頭番地を示し、ＣＬＲＲＮＧはクリアするメモリ量、
ＣＬＲＣＯＭＭＡＮＤはメモリクリアの指示を示す。

【００２０】また、図２（ｂ）はマイクロプログラムメ
モリ７に格納されるマイクロプログラムを示す説明図で
ある。この図において、マイクロプログラムメモリ７
は、全体で２５６ステップからなり、順次、マイクロプ
ログラムＭＰ０、ＭＰ１、ＭＰ２およびＭＰ３が記憶さ
れる。各々のマイクロプログラムは、１つの楽音を合成
するための楽音発生プログラムであり、この例の場合、
通常、４つの楽音が時分割で合成される。

【００２１】発音を終了すると、その終了した楽音のマ
イクロプログラム領域を、パラメータバッファのＣＬＲ
ＳＴＡＲＴＳＴＥＰおよびＣＬＲＥＮＤＳＴＥ
Ｐで指定し、ＣＬＲＣＯＭＭＡＮＤをセットする。Ｃ
ＬＲＣＯＭＭＡＮＤがセットされると、そのマイクロ
プログラム領域が実行されている間は、メモリクリア処
理動作が行なわれ、ＳＴＡＲＴＳＴＥＰとＥＮＤＳ
ＴＥＰ間でＤＳＰ３が処理動作している間、メモリクリ
ア（メモリＲＡＭ１４に「０」を書込む処理）が実行さ
れる。

【００２２】次に、図３は、データＲ／Ｗ制御部１１の
構成を示す回路図である。この図において、データＲ／
Ｗ制御部１１は、データを書込む際のデータ組替えのラ
イトデータレジスタ１１ａ、セレクタ１１ｂおよびライ
トデータバッファ１１ｃと、データを読み込む際のデー
タ組替えのセレクタ１１ｄおよびリードデータバッファ
１１ｅおよびラッチパルス発生部１１ｆと、これらに対
して、データ組替えにおけるデータ分割を円滑に行なう
ための各種タイミング信号および制御信号を出力するタ
イミング信号発生部１１ｇとから構成されている。

【００２３】上記タイミング信号発生部１１ｇの詳細な
構成を図４に示す。この図において、タイミング信号発
生部１１ｇは、タイミング発生部１１g1とＡＤＬＢカウ
ンタ１１g2から構成される。タイミング発生部１１g1に
は、制御部８からのメモリアクセスシーケンス開始信号
ＳＳ、データ書込みに関する命令／処理が実行される際
のメモリ書込み信号ＷＤおよびメモリとの接続形式を指
定するための指定信号ＡＩ０，ＡＩ１が供給されてい
る。また、システムクロックΦ2、制御部８からのアド
レス更新指示信号ＩＮＣがＡＤＬＢ（Address Low Bit
s)カウンタ１１g2に供給されている。このＡＤＬＢカウ
ンタ１１g2は、アドレス更新指示信号ＩＮＣに従ってア
ドレス下位更新信号ＡＩＮＣ０およびＡＩＮＣ１を生成
し、これらをタイミング発生部１１g1の入力端ＩＮ１，
ＩＮ２へ供給するとともに、データメモリアドレス制御
部１０へ供給する。

【００２４】タイミング発生部１１g1は、上述した信号
に従って、データを保持するためのラッチタイミング信
号ＷＤＬをライトデータレジスタ１１ａへ供給し、デー
タ幅を組替えるための組替え選択信号ＳＥＬ０，ＳＥＬ
１およびＳＥＬ２をセレクタ１１ｂへ供給する。また、
ライトデータバッファ１１ｃに格納されたデータを出力
させるための出力制御信号ＷＤＯＥをライトデータバッ
ファ１１ｃのＯＥ端子へ供給し、データを保持するため
のラッチタイミング信号ＲＤＬ０，ＲＤＬ１，ＲＤＬ２
およびＲＤＬ３をリードデータバッファ１１ｅへ供給す
る。

【００２５】次に、図３に示すライトデータレジスタ１
１ａは、８ビット長のレジスタが４段、並列に構成され
たものであり、ラッチタイミング信号ＷＤＬに従って、
データＲＡＭ１４への書込みデータＷＤＡＴＡ（３２ビ
ット）を８ビット毎に分割して、上記４段のレジスタ１
１a1、１１a2、１１a3および１１a4へそれぞれ格納す
る。

【００２６】セレクタ１１ｂは、データ幅を組替えるた
めの選択手段であり、組替え選択信号ＳＥＬ０，ＳＥＬ
１およびＳＥＬ２に従って上記ライトデータレジスタ１
１ａのいずれかのレジスタに格納された書込みデータＷ
ＤＡＴＡ（８ビット）をライトデータバッファ１１ｃの
バッファ１１c3または１１c4のいずれかへ書き込む。上
記ライトデータバッファ１１ｃは、上記ライトデータレ
ジスタ１１ａと同様の構成をしており、出力制御信号Ｗ
ＤＯＥに従って、レジスタ１１c1、１１c2、１１c3およ
び１１c4へ書込まれた書込みデータ（ＷＤＡＴＡ）をデ
ータＲＡＭ１４へ出力する。

【００２７】次に、セレクタ１１ｄは、上記セレクタ１
１ｂと同様にデータ幅を組替えるための選択手段であ
り、セレクタ１１d1、１１d2および１１d3から構成され
ている。このセレクタ１１ｄは、上述したメモリＲＡＭ
１４との接続形式を指定するための指定信号ＡＩ０、Ａ
Ｉ１に従って上記メモリＲＡＭ１４から出力される８ビ
ットのデータＤＡＴＡを順次リードデータバッファ１１
ｅのそれぞれに対応したレジスタへ書き込む。リードデ
ータバッファ１１ｅは、ライトデータバッファ１１ｃと
同様に、４段のバッファ１１e1、１１e2、１１e3および
１１e4から構成されている。このリードデータバッファ
１１ｅは、ラッチタイミングＲＤＬ０〜ＲＤＬ３に従っ
て、各レジスタへ書込まれたデータＤＡＴＡ（８ビッ
ト）を選択的に読み込みデータＲＤＡＴＡとして３２ビ
ットのラッチ１１ｈへ出力する。

【００２８】ラッチパルス発生部１１ｆは、リードデー
タバッファ１１ｅの各レジスタに８ビットのデータが格
納されると、ラッチタイミングＲＤＬ０〜ＲＤＬ３に従
ってラッチ信号ＤＬＣＨを上記ラッチ１１ｈへ供給す
る。ラッチ１１ｈは、ラッチ信号ＤＬＣＨに従ってリー
ドデータバッファ１１ｅに格納されている８ビットのデ
ータを３２ビットのパラレルデータとして読み出し、デ
ータバスＤＢへ出力する。

【００２９】次に、図５は、図１に示すデータメモリア
ドレス制御部１０の一部の詳細な構成を示す回路図であ
る。この図において、データメモリアドレス制御部１０
は、ラッチ（フィリップフロップ）１０ａ、セレクタ１
０ｂ，１０ｃ、加算器１０ｄ、ラッチ１０ｅなどから構
成されている。

【００３０】セレクタ１０ｂは、メモリリフレッシュ期
間を示すタイミング信号ＲＥＦに従って、該タイミング
信号ＲＥＦが供給されている間は、メモリリフレッシュ
アドレスＲＥＦＡを、メモリＲＡＭ１４をアクセスする
ための上位アドレスとして選択し、これをラッチ１０ｅ
へ供給する。一方、タイミング信号ＲＥＦが供給されて
いない間は、ラッチ１０ａに保持されたＤＳＰ内部のメ
モリアドレスＩＡＤＲ０〜ＩＡＤＲ１９（２０ビット）
の上位アドレスを、メモリＲＡＭ１４をアクセスするた
めの上位アドレスとして選択し、これをラッチ１０ｅへ
供給する。

【００３１】また、セレクタ１０ｃは、上述したメモリ
との接続形式の指定信号ＡＩ０，ＡＩ１およびアドレス
下位更新信号ＡＩＮＣ０およびＡＩＮＣ１に従って、メ
モリアドレスＩＡＤＲ０〜ＩＡＤＲ１９（２０ビット）
の下位アドレスを修飾し、加算器１０ｄの一方の入力端
Ｂへ供給する。

【００３２】上記加算器１０ｄの他方の入力端Ａには、
上記メモリアドレスＩＡＤＲ０〜ＩＡＤＲ１９（２０ビ
ット）の下位アドレスがそのまま（アンド回路を介し
て）供給されており、リフレシュ時と通常のアクセス時
とにおける下位アドレスを選択し、これをラッチ１０ｅ
へ供給する。ラッチ１０ｅは、上述した上位アドレスと
下位アドレスを、システムクロックΦ2に同期させて、
２０ビットのアドレスＡＤＲＳ０〜ＡＤＲＳ１９として
メモリＲＡＭ１４へ出力する。

【００３３】次に、図６は、データメモリアドレス制御
部１０の一部の回路であり、上述したデータＲＡＭアド
レス制御部１０におけるリフレッシュアドレスＲＥＦＡ
およびリフレッシュ期間を示すタイミング信号ＲＥＦを
生成するためのリフレッシュカウンタ部の構成を示す回
路図である。この図において、タイミング発生回路１０
ｆは、システムクロックΦ2と、データＲＡＭ１４への
アクセスがΦ３サイクル期間無いことを示すブランク信
号ＢＲＡＮＫとに基づいて、タイミング信号ＲＥＦを生
成する。また、ＲＥＦカウンタ１０ｇは、システムクロ
ックΦ2と、上記タイミング発生回路１０ｆが生成した
信号ＲＦＣＵＰとに基づいてリフレッシュアドレスＲＥ
ＦＡを生成する。

【００３４】次に、図７は、データメモリアドレス制御
部１０の一部の回路であり、メモリＲＡＭ１４をクリア
する際のアドレスを生成するクリアアドレス生成部の構
成を示す回路図である。この図において、ＡＮＤ回路１
０ｈ、ラッチ（フリップフロップ）１０i1〜１０i6およ
び多負入力端を有するＡＮＤ回路１０ｊは、メモリライ
ト信号ＭＷ、メモリリード信号ＭＲおよび演算処理部９
からのアドレスデータＯＰＡＤＲＳ0〜ＯＰＡＤＲＳ19
に基づいてメモリＲＡＭ１４に対するアクセスが３サイ
クルの間、無いことを示すブランク信号ＢＲＡＮＫを生
成し、これを図６に示すリフレッシュカウンタ部へ供給
する。

【００３５】また、タイミング生成回路１０ｋは、上記
クリア開始指示信号ＣＬＥＡＲが供給されると、クロッ
クΦに同期させて、メモリクリア開始アドレスロード信
号ＬＯＡＤおよびメモリクリアアドレス更新指示信号Ｃ
ＵＰを生成し、これらの信号をカウンタ１０Ｌへ供給す
る。また、同タイミング生成回路１０ｋは、メモリクリ
ア時のメモリライト信号ＣＬＲＷＲＴをセレクタ１０n1
の一方の入力端へ供給する。また、同様に、メモリクリ
アアドレス出力選択信号ＣＬＲＡＤＲＳをセレクト制御
信号としてセレクタ１０n1〜１０n3へ供給する。

【００３６】また、カウンタ１０Ｌは、メモリクリア開
始アドレスデータＣＬＲＳＴ、メモリクリア開始アドレ
スロード信号ＬＯＡＤおよびメモリクリアアドレス更新
指示信号ＣＵＰに基づいてクリアアドレスＣＬＡＤを生
成し、これをセレクタ１０n3の一方の入力端へ供給する
とともに、排他的ＮＯＲ回路１０ｐの一方の入力端へ供
給する。また、加算器１０ｍは、メモリクリア開始アド
レスデータＣＬＲＳＴおよびメモリクリアレンジ（クリ
アするメモリ量）を示すクリアレンジデータＣＬＰＲＧ
を加算した結果を上記排他的ＮＯＲ回路１０ｐの他方の
入力端へ供給する。排他的ＮＯＲ回路１０pは、上記ク
リアアドレスＣＬＡＤと加算器１０mの加算結果との排
他的論理和をとり、これを否定した後、メモリクリア最
終アドレス検出信号ＥＮＤＥＱとしてタイミング生成回
路１０ｋへ供給する。

【００３７】また、セレクタ１０n1は、上記メモリクリ
アアドレス出力選択信号ＣＬＲＡＤＲＳがハイレベルに
なると、メモリライト信号ＣＬＲＷＲＴをＲ／Ｗ信号イ
ンターフェイス部１０ｑへ供給する。一方、メモリクリ
アアドレス出力選択信号ＣＬＲＡＤＲＳがローレベルの
場合は、上記メモリライト信号ＭＷをＲ／Ｗ信号インタ
ーフェイス部１０ｑへ供給する。

【００３８】また、セレクタ１０n2は、上記メモリクリ
アアドレス出力選択信号ＣＬＲＡＤＲＳがハイレベルに
なると、ローレベルの信号を上記Ｒ／Ｗ信号インターフ
ェイス部１０ｑへ供給する。一方、メモリクリアアドレ
ス出力選択信号ＣＬＲＡＤＲＳがローレベルの場合は、
上記メモリリード信号ＭＲをＲ／Ｗ信号インターフェイ
ス部１０ｑへ供給する。

【００３９】また、セレクタ１０n3は、メモリクリアア
ドレス出力選択信号ＣＬＲＡＤＲＳがハイレベルになる
と、クリアアドレスＣＬＡＤをラッチ（フリップフロッ
プ）１０i7へ供給する。一方、メモリクリアアドレス出
力選択信号ＣＬＲＡＤＲＳがローレベルの場合は、上記
アドレスデータＯＰＡＤＲＳ0〜ＯＰＡＤＲＳ19をラッ
チ１０i7へ供給する。ラッチ１０i7は、上記クリアアド
レスＣＬＡＤまたは上記アドレスデータＯＰＡＤＲＳ0
〜ＯＰＡＤＲＳ19をＤＳＰ内部のメモリアドレスＩＡＤ
Ｒ0〜ＩＡＤＲ19として図５に示すアドレス出力部へ供
給する。

【００４０】次に、Ｒ／Ｗ信号インターフェイス部１０
qは、メモリリード信号ＭＲ、メモリライト信号ＭＷに
基づいてデータメモリライト信号ＷＲＩＴＥおよびデー
タメモリリード信号ＲＥＡＤをどう出力するか、その生
成のパターンをプログラムするためのパターンデータＲ
／ＷＰＡＴＴＥＲＮに従って、上記データメモリライ
ト信号ＷＲＩＴＥおよびデータメモリリード信号ＲＥＡ
Ｄを生成し、これらを各々、ラッチ１０i8，１０i9へ供
給する。ラッチ１０i8，１０i9は、クロックΦに同期さ
せてそれぞれデータメモリライト信号ＷＲＩＴＥおよび
データメモリリード信号ＲＥＡＤをメモリＲＡＭ１４へ
供給する。

【００４１】次に、上述した構成による楽音信号演算処
理回路の動作について、図８ないし図１３を参照して説
明する。［３２ビット長データ：３２ビット幅メモリ］図８は３
２ビットのデータを、そのまま分割せずに３２ビット幅
のメモリに対して書込み、読み込みを行なう場合の各部
のタイミングチャートである。

【００４２】＜書込み動作＞まず、３２ビット長のデー
タの書込み動作について説明する。この図において、ク
ロックΦおよびその１／２周期のクロックΦ2が図１に
示すシステムクロック発生部１３から各部へ出力され
る。まず、時刻ｔ1において、制御部８がメモリアクセ
スシーケンス開始信号ＳＳをタイミング信号発生部１１
ｇへ出力し、次に、クロックΦ2の立上がりエッジのタ
イミング（時刻ｔ2）で、データバスＤＢに３２ビット
の書込みデータＷＤＡＴＡを出力する。タイミング信号
発生部１１ｇは、クロックΦ2の次の立上がりエッジの
タイミング（時刻ｔ3）で、ラッチタイミング信号ＷＤ
Ｌをハイレベルとする。このラッチタイミング信号ＷＤ
Ｌがハイレベルとなることで、３２ビットの書込みデー
タＷＤＡＴＡがライトデータレジスタ１１ａに８ビット
毎にラッチされるとともに出力される（図示のライトデ
ータレジスタ出力を参照）。

【００４３】この場合、セレクタ１１ｂに供給されるデ
ータ幅の組替え選択のためのセレクト信号ＳＥＬ０〜Ｓ
ＥＬ２は、組替えの必要がないため、ローレベルの状態
をとる。したがって、ライトデータレジスタ１１ａが出
力する書込みデータＷＤＡＴＡは、そのままライトデー
タバッファ１１ｃに供給されて格納される。次に、時刻
ｔ4において、出力制御信号ＷＤＯＥがハイレベルとな
り、ライトデータバッファ１１ｃに格納されていた上記
書込みデータＷＤＡＴＡがデータバスへ出力される。こ
の時、図５に示すアドレス制御部が書込みアドレスを示
すアドレスＡＤＲＳを出力する。そして、時刻ｔ5にお
いて、制御部８がメモリＲＡＭ１４への書込み信号ＷＲ
ＩＴＥをハイレベルにすると（この場合、読み込み信号
ＲＥＡＤは、当然、ローレベルである）、上記データバ
スへ出力された書込みデータＷＤＡＴＡがメモリＲＡＭ
１４へ書込まれる。

【００４４】＜読み込み動作＞次に、読み込み動作につ
いて説明する。まず、時刻ｔ6において、制御部８がメ
モリアクセスシーケンス開始信号ＳＳをタイミング信号
発生部１１ｇへ出力し、次に、クロックΦ2の立上がり
エッジのタイミング（時刻ｔ7）で、図５に示すアドレ
ス制御部が読み込みアドレスを示すアドレスＡＤＲＳを
出力するとともに、制御部８がメモリＲＡＭ１４への読
み込み信号ＲＥＡＤをハイレベルにする。読み込み信号
ＲＥＡＤがハイレベルになると、メモリＲＡＭ１４は、
上記アドレスＡＤＲＳに従ってデータＤＡＴＡをデータ
バスへ出力する。

【００４５】次に、時刻ｔ8において、制御部８がラッ
チタイミング信号ＲＤＬ０〜ＲＤＬ３をハイレベルにす
ると、上記データＤＡＴＡはセレクタ１１ｄを介して、
リードデータバッファ１１ｅに格納されるとともに、３
２ビットのラッチ１１ｈへ出力される。そして、ラッチ
パルス発生部１１ｆが上記ラッチタイミング信号ＲＤＬ
０〜ＲＤＬ３に従ってデータラッチ信号ＤＬＣＨをハイ
レベルにし（図示略）、上記リードデータバッファ１１
ｅから出力された３２ビット長のデータＤＡＴＡをラッ
チするとともに、データバスＤＢへ読み込みデータＲＤ
ＡＴＡとして出力する。

【００４６】［３２ビット長データ：１６ビット幅メモ
リ（２分割）］次に、図９は３２ビットのデータを、２
分割して１６ビット幅のメモリに対して書込み、読み込
みを行なう場合の各部のタイミングチャートである。な
お、この場合には、図３に示すライトデータバッファ１
１ｃとメモリＲＡＭ１４との間のデータは１６ビット長
であり、データの書込みの際には、バッファ１１c3と１
１c4とが用いられる。同様に、読み込み側に関しても、
データバスの下位１６ビットにのみデータが出力され
る。

【００４７】＜書込み動作＞まず、書込み動作について
説明する。この図において、まず、時刻ｔ1において、
制御部８がメモリアクセスシーケンス開始信号ＳＳをタ
イミング信号発生部１１ｇへ出力し、次に、クロックΦ
2の立上がりエッジのタイミング（時刻ｔ2）で、データ
バスＤＢに３２ビットの書込みデータＷＤＡＴＡを出力
する。また、この時、セレクト制御信号ＳＥＬ０および
ＳＥＬ１（からなる２ビット）を「２」とし、さらにセ
レクト制御信号ＳＥＬ２をハイレベルにする。次に、タ
イミング信号発生部１１ｇは、クロックΦ2の次の立上
がりエッジのタイミング（時刻ｔ3）で、ラッチタイミ
ング信号ＷＤＬをハイレベルにするとともに、アドレス
下位更新信号ＡＩＮＣ0およびＡＩＮＣ１を「０」とす
る。このラッチタイミング信号ＷＤＬがハイレベルとな
ることで、３２ビットの書込みデータＷＤＡＴＡがライ
トデータレジスタ１１ａに８ビット毎にラッチされると
ともに出力される（図示のライトデータレジスタ出力を
参照）。

【００４８】この場合、セレクタ１１ｂに供給されるデ
ータ幅の組替え選択のためのセレクト信号ＳＥＬ０〜Ｓ
ＥＬ２は、上述したような状態をとっているため、ライ
トデータレジスタ１１ａが出力する書込みデータＷＤＡ
ＴＡの上位側の１７ビット目〜２４ビット目の書込みデ
ータＷＤＡＴＡ16〜ＷＤＡＴＡ23がセレクタ１１ｂ2に
よって選択され、ライトデータバッファ１１ｃのバッフ
ァ１１ｃ4へ格納される。また、上記書込みデータＷＤ
ＡＴＡの上位側の２５ビット目から３２ビット目の書込
みデータＷＤＡＴＡ24〜ＷＤＡＴＡ31がセレクタ１１ｂ
1によって選択され、ライトデータバッファ１１ｃのバ
ッファ１１ｃ3へ格納される。

【００４９】次に、時刻ｔ4において、出力制御信号Ｗ
ＤＯＥがハイレベルとなり、ライトデータバッファ１１
ｃに格納されていた上記書込みデータＷＤＡＴＡがデー
タバスへ出力される。この時、図５に示すアドレス制御
部は、アドレス下位更新信号ＡＩＮＣ0およびＡＩＮＣ
１（＝共に０）、接続形式の指定信号ＡＩ0およびＡＩ1
（＝１，０）等に基づいて書込みアドレスを示すアドレ
スＡＤＲＳを出力する。この場合、アドレスＡＤＲＳ
は、上位ビット側の書込みデータＷＤＡＴＡ16〜ＷＤＡ
ＴＡ31を書込むためのアドレスを示す（図９に示すアド
レス（ＡＤＲＳ＋０）を参照）。そして、時刻ｔ5にお
いて、制御部８がメモリＲＡＭ１４への書込み信号ＷＲ
ＩＴＥをハイレベルにすると（この場合、読み込み信号
ＲＥＡＤは、当然、ローレベルである）、上記データバ
スへ出力された上位ビット側の書込みデータＷＤＡＴＡ
16〜ＷＤＡＴＡ31がメモリＲＡＭ１４の所定のアドレス
へ書込まれる。

【００５０】また、上述した時刻ｔ4では、一旦、ラッ
チタイミング信号ＷＤＬをローレベルにするとともに、
セレクト信号ＳＥＬ0およびＳＥＬ1を「００」とし、セ
レクト信号ＳＥＬ2をローレベルにする。そして、時刻
ｔ6において、再び、ラッチタイミング信号ＷＤＬをハ
イレベルにすることで、ライトデータレジスタ１１ａに
よって書込みデータＷＤＡＴＡをラッチするとともに出
力する。この場合、セレクタ１１ｂに供給されるデータ
幅の組替え選択のためのセレクト信号ＳＥＬ０〜ＳＥＬ
２は、上述したような状態をとっているため、ライトデ
ータレジスタ１１ａが出力する書込みデータＷＤＡＴＡ
の下位側の１ビット目〜８ビット目の書込みデータＷＤ
ＡＴＡ0〜ＷＤＡＴＡ7がセレクタ１１ｂ2によって選択
され、ライトデータバッファ１１ｃのバッファ１１ｃ4
へ格納される。また、上記書込みデータＷＤＡＴＡの下
位側の９ビット目から１６ビット目の書込みデータＷＤ
ＡＴＡ8〜ＷＤＡＴＡ15がセレクタ１１ｂ1によって選択
され、ライトデータバッファ１１ｃのバッファ１１ｃ3
へ格納される。

【００５１】また、上述した時刻ｔ5では、書込み信号
ＷＲＩＴＥとともに、アドレス更新指示信号ＩＮＣをハ
イレベルにするため、時刻ｔ5の次のクロックΦ2の立上
がりエッジにおいて図４に示すタイミング信号制御部が
出力するアドレス下位更新信号ＡＩＮＣ0およびＡＩＮ
Ｃ１が「０１」となる。この結果、書込みアドレスを示
すアドレスＡＤＲＳは下位側の書込みデータＷＤＡＴＡ
0〜ＷＤＡＴＡ15を書込むためのアドレスを示すように
なる（図９に示すアドレス（ＡＤＲＳ＋１）を参照）。
そして、時刻ｔ6において、制御部８がメモリＲＡＭ１
４への書込み信号ＷＲＩＴＥを、再び、ハイレベルにす
ると、上記データバスへ出力された下位側の書込みデー
タＷＤＡＴＡ0〜ＷＤＡＴＡ15がメモリＲＡＭ１４の所
定のアドレスへ書込まれる。

【００５２】＜読み込み動作＞次に、読み込み動作につ
いて説明する。まず、図９に示す時刻ｔ7において、制
御部８がメモリアクセスシーケンス開始信号ＳＳをタイ
ミング信号発生部１１ｇへ出力し、次に、クロックΦ2
の立上がりエッジのタイミング（時刻ｔ8）で、図５に
示すアドレス制御部が読み込みアドレスを示すアドレス
ＡＤＲＳを出力する。次に、タイミング信号発生部１１
ｇは、クロックΦ2の次の立上がりエッジのタイミング
（時刻ｔ9）で、アドレス下位更新信号ＡＩＮＣ0および
ＡＩＮＣ１を「０」とする。

【００５３】この時、図５に示すアドレス制御部は、ア
ドレス下位更新信号ＡＩＮＣ0およびＡＩＮＣ１（＝共
に０）、接続形式の指定信号ＡＩ0およびＡＩ1（＝１，
０）等に基づいて読み込みアドレスを示すアドレスＡＤ
ＲＳを出力する。この場合、アドレスＡＤＲＳは、上位
側の読み込みデータＲＤＡＴＡ16〜ＲＤＡＴＡ31を読み
込むためのアドレスを示す（図９に示すアドレス（ＡＤ
ＲＳ＋０）を参照）。そして、時刻ｔ10において、制御
部８がメモリＲＡＭ１４への読み込み信号ＲＥＡＤをハ
イレベルにすると、メモリＲＡＭ１４は、上記アドレス
ＡＤＲＳ（アドレス（ＡＤＲＳ＋０））に従ってデータ
ＤＡＴＡ16〜ＤＡＴＡ31をデータバスへ出力する。

【００５４】次に、時刻ｔ12において、制御部８がラッ
チタイミング信号ＲＤＬ０およびＲＤＬ１をローレベ
ル、ラッチタイミング信号ＲＤＬ２およびＲＤＬ３をハ
イレベルにする。この時、セレクタ１１ｄとメモリＲＡ
Ｍ１４との接続形式の指定信号ＡＩ０およびＡＩ１は、
各々、「１」と「０」に設定されているため、上記デー
タＤＡＴＡ16〜ＤＡＴＡ31のうち、データＤＡＴＡ24〜
ＤＡＴＡ31は、セレクタ１１ｄ1を介して、リードデー
タバッファ１１ｅのバッファ１１ｅ1に格納されるとと
もにラッチ１１ｈへ出力され、データＤＡＴＡ16〜ＤＡ
ＴＡ23は、セレクタ１１ｄ2を介して、リードデータバ
ッファ１１ｅのバッファ１１ｅ2に格納されるとともに
ラッチ１１ｈへ出力される。

【００５５】また、上述した時刻ｔ12の１つ前のタイミ
ング（時刻11）では、アドレス更新指示信号ＩＮＣがハ
イレベルとなり、図４に示すタイミング信号制御部が出
力するアドレス下位更新信号ＡＩＮＣ0およびＡＩＮＣ
１が「０１」となる。この結果、書込みアドレスを示す
アドレスＡＤＲＳは下位側の読み込みデータＲＤＡＴＡ
0〜ＲＤＡＴＡ15を読み込むためのアドレスを示すよう
になる（図９に示すアドレス（ＡＤＲＳ＋１）を参
照）。そして、時刻ｔ13において、メモリＲＡＭ１４
は、上記アドレスＡＤＲＳ（アドレス（ＡＤＲＳ＋
１））に従ってデータＤＡＴＡ0〜ＤＡＴＡ15をデータ
バスへ出力する。

【００５６】次に、時刻ｔ14において、制御部８がラッ
チタイミング信号ＲＤＬ０およびＲＤＬ１をハイレベ
ル、ラッチタイミング信号ＲＤＬ２およびＲＤＬ３をロ
ーレベルにする。このため、上記データＤＡＴＡ0〜Ｄ
ＡＴＡ15のうち、データＤＡＴＡ8〜ＤＡＴＡ15は、セ
レクタ１１ｄ3を介して、リードデータバッファ１１ｅ
のバッファ１１ｅ3に格納されるとともにラッチ１１ｈ
へ出力され、データＤＡＴＡ0〜ＤＡＴＡ7は、直接、リ
ードデータバッファ１１ｅのバッファ１１ｅ4に格納さ
れるとともにラッチ１１ｈへ出力される。

【００５７】そして、ラッチパルス発生部１１ｆが上記
ラッチタイミング信号ＲＤＬ０〜ＲＤＬ３に従ってデー
タラッチ信号ＤＬＣＨをハイレベルにし、上記リードデ
ータバッファ１１ｅから出力された３２ビット長のデー
タＤＡＴＡをラッチするとともに、データバスＤＢへ読
み込みデータＲＤＡＴＡとして出力する。

【００５８】［２４ビット長データ：８ビット幅メモリ
（３分割）］次に、図１０は２４ビットのデータを、３
分割して８ビット幅のメモリに対して書込み、読み込み
を行なう場合の各部のタイミングチャートである。な
お、この場合には、図３に示すライトデータバッファ１
１ｃとメモリＲＡＭ１４との間のデータは８ビット長で
あり、データの書込みの際には、バッファ１１c4が用い
られる。同様に、読み込み側に関しても、データバスの
下位８ビットにのみデータが出力される。

【００５９】＜書込み動作＞まず、書込み動作について
説明する。この図において、まず、時刻ｔ1において、
制御部８がメモリアクセスシーケンス開始信号ＳＳをタ
イミング信号発生部１１ｇへ出力し、次に、クロックΦ
2の立上がりエッジのタイミング（時刻ｔ2）で、データ
バスＤＢに２４ビットの書込みデータＷＤＡＴＡを出力
する。また、この時、セレクト制御信号ＳＥＬ０および
ＳＥＬ１を「２」とする。この場合、セレクト制御信号
ＳＥＬ２の状態は問わない。次に、タイミング信号発生
部１１ｇは、クロックΦ2の次の立上がりエッジのタイ
ミング（時刻ｔ3）で、ラッチタイミング信号ＷＤＬを
ハイレベルにするとともに、アドレス下位更新信号ＡＩ
ＮＣ0およびＡＩＮＣ１を「０」とする。上記ラッチタ
イミング信号ＷＤＬがハイレベルとなることで、２４ビ
ットの書込みデータＷＤＡＴＡがライトデータレジスタ
１１ａに８ビット毎にラッチされるとともに出力され
る。

【００６０】この場合、セレクタ１１ｂに供給されるデ
ータ幅の組替え選択のためのセレクト信号ＳＥＬ０およ
びＳＥＬ１は、上述したような状態をとっているため、
ライトデータレジスタ１１ａが出力する書込みデータＷ
ＤＡＴＡの上位側の書込みデータＷＤＡＴＡ16〜ＷＤＡ
ＴＡ23がセレクタ１１ｂ2によって選択され、ライトデ
ータバッファ１１ｃのバッファ１１ｃ4へ格納される。

【００６１】次に、時刻ｔ4において、出力制御信号Ｗ
ＤＯＥがハイレベルとなり、バッファ１１ｃ4に格納さ
れていた上記書込みデータＷＤＡＴＡ16〜ＷＤＡＴＡ23
（図１０に示すＤＡＴＡＨ）がデータバスへ出力され
る。この時、図５に示すアドレス制御部は、アドレス下
位更新信号ＡＩＮＣ0およびＡＩＮＣ１（＝共に０）、
接続形式の指定信号ＡＩ0およびＡＩ1（＝１，０）等に
基づいて書込みアドレスを示すアドレスＡＤＲＳを出力
する。この場合、アドレスＡＤＲＳは、上位ビット側の
書込みデータＷＤＡＴＡ16〜ＷＤＡＴＡ23を書込むため
のアドレスを示す（図１０に示すアドレス（ＡＤＲＳ＋
０）を参照）。そして、時刻ｔ5において、制御部８が
メモリＲＡＭ１４への書込み信号ＷＲＩＴＥをハイレベ
ルにすると、上記データバスへ出力された上位ビット側
の書込みデータＷＤＡＴＡ16〜ＷＤＡＴＡ23がメモリＲ
ＡＭ１４の所定のアドレス(ＡＤＲＳ＋０)へ書込まれ
る。

【００６２】また、上述した時刻ｔ4では、一旦、ラッ
チタイミング信号ＷＤＬをローレベルにするとともに、
セレクト信号ＳＥＬ0およびＳＥＬ1を「１」にする。そ
して、時刻ｔ6において、再び、ラッチタイミング信号
ＷＤＬをハイレベルにすることで、ライトデータレジス
タ１１ａによって書込みデータＷＤＡＴＡをラッチする
とともに出力する。この場合、セレクタ１１ｂに供給さ
れるデータ幅の組替え選択のためのセレクト信号ＳＥＬ
０およびＳＥＬ１は、「１」であるため、ライトデータ
レジスタ１１ａが出力する書込みデータＷＤＡＴＡの中
位側の書込みデータＷＤＡＴＡ8〜ＷＤＡＴＡ15がセレ
クタ１１ｂ2によって選択され、ライトデータバッファ
１１ｃのバッファ１１ｃ4へ格納される。

【００６３】また、上述した時刻ｔ5では、書込み信号
ＷＲＩＴＥとともに、アドレス更新指示信号ＩＮＣをハ
イレベルにするため、時刻ｔ5の次のクロックΦ2の立上
がりエッジにおいて図４に示すタイミング信号制御部が
出力するアドレス下位更新信号ＡＩＮＣ0およびＡＩＮ
Ｃ2が「１」となる。

【００６４】次に、時刻ｔ7においては、出力制御信号
ＷＤＯＥがハイレベルであるため、バッファ１１ｃ4に
格納されていた上記書込みデータＷＤＡＴＡ8〜ＷＤＡ
ＴＡ15（図１０に示すＤＡＴＡＭ）がデータバスへ出力
される。この時、図５に示すアドレス制御部は、アドレ
ス下位更新信号ＡＩＮＣ0およびＡＩＮＣ2、接続形式の
指定信号ＡＩ0およびＡＩ1（＝１，０）等に基づいて書
込みアドレスを示すアドレスＡＤＲＳを出力する。この
場合、アドレスＡＤＲＳは、中位側の書込みデータＷＤ
ＡＴＡ8〜ＷＤＡＴＡ15を書込むためのアドレスを示す
（図１０に示すアドレス（ＡＤＲＳ＋１）を参照）。そ
して、時刻ｔ8において、制御部８がメモリＲＡＭ１４
への書込み信号ＷＲＩＴＥを再びハイレベルにすると、
上記データバスへ出力された中位側の書込みデータＷＤ
ＡＴＡ8〜ＷＤＡＴＡ15がメモリＲＡＭ１４の所定のア
ドレス（ＡＤＲＳ＋１）へ書込まれる。

【００６５】また、上述した時刻ｔ7では、一旦、ラッ
チタイミング信号ＷＤＬをローレベルにするとともに、
セレクト信号ＳＥＬ0およびＳＥＬ1を「０」にする。そ
して、時刻ｔ9において、再び、ラッチタイミング信号
ＷＤＬをハイレベルにすることで、ライトデータレジス
タ１１ａによって書込みデータＷＤＡＴＡをラッチする
とともに出力する。この場合、セレクタ１１ｂに供給さ
れるデータ幅の組替え選択のためのセレクト信号ＳＥＬ
０およびＳＥＬ１は、「０」であるため、ライトデータ
レジスタ１１ａが出力する書込みデータＷＤＡＴＡの下
位側の書込みデータＷＤＡＴＡ0〜ＷＤＡＴＡ7がセレク
タ１１ｂ2によって選択され、ライトデータバッファ１
１ｃのバッファ１１ｃ4へ格納される。

【００６６】また、上述した時刻ｔ8では、書込み信号
ＷＲＩＴＥとともに、アドレス更新指示信号ＩＮＣをハ
イレベルにするため、次のクロックΦ2の立上がりエッ
ジにおいて、タイミング信号制御部が出力するアドレス
下位更新信号ＡＩＮＣ0およびＡＩＮＣ１が「２」とな
る。次に、時刻ｔ10においては、出力制御信号ＷＤＯＥ
がハイレベルであるため、バッファ１１ｃ4に格納され
ていた上記書込みデータＷＤＡＴＡ0〜ＷＤＡＴＡ7（図
１０に示すＤＡＴＡＬ）がデータバスへ出力される。こ
の時、図５に示すアドレス制御部は、アドレス下位更新
信号ＡＩＮＣ0およびＡＩＮＣ2、接続形式の指定信号Ａ
Ｉ0およびＡＩ1（＝１，０）等に基づいて書込みアドレ
スを示すアドレスＡＤＲＳを出力する。この場合、アド
レスＡＤＲＳは、下位側の書込みデータＷＤＡＴＡ0〜
ＷＤＡＴＡ7を書込むためのアドレスを示す（図１０に
示すアドレス（ＡＤＲＳ＋２）を参照）。そして、時刻
ｔ11において、制御部８がメモリＲＡＭ１４への書込み
信号ＷＲＩＴＥを再びハイレベルにすると、上記データ
バスへ出力された下位側の書込みデータＷＤＡＴＡ0〜
ＷＤＡＴＡ7がメモリＲＡＭ１４の所定のアドレス（Ａ
ＤＲＳ＋２）へ書込まれる。

【００６７】＜読み込み動作＞次に、読み込み動作につ
いて説明する。まず、図１０に示す時刻ｔ11において、
制御部８がメモリアクセスシーケンス開始信号ＳＳをタ
イミング信号発生部１１ｇへ出力し、次に、クロックΦ
2の立上がりエッジのタイミング（時刻ｔ12）で、図５
に示すアドレス制御部が読み込みアドレスを示すアドレ
スＡＤＲＳを出力する。次に、タイミング信号発生部１
１ｇは、クロックΦ2の次の立上がりエッジのタイミン
グ（時刻ｔ13）で、アドレス下位更新信号ＡＩＮＣ0お
よびＡＩＮＣ１を「０」とする。

【００６８】この時、アドレス制御部は、アドレス下位
更新信号ＡＩＮＣ0およびＡＩＮＣ１（＝共に０）、接
続形式の指定信号ＡＩ0およびＡＩ1（＝１，０）等に基
づいて読み込みアドレスを示すアドレスＡＤＲＳを出力
する。この場合、アドレスＡＤＲＳは、上位側の読み込
みデータＲＤＡＴＡ16〜ＲＤＡＴＡ23を読み込むための
アドレスを示す（図１０に示すアドレス（ＡＤＲＳ＋
０）を参照）。そして、時刻ｔ14において、制御部８が
メモリＲＡＭ１４への読み込み信号ＲＥＡＤをハイレベ
ルにすると、メモリＲＡＭ１４は、上記アドレスＡＤＲ
Ｓ（アドレス（ＡＤＲＳ＋０））に従ってデータＤＡＴ
Ａ16〜ＤＡＴＡ23（図示のＤＡＴＡＨ）をデータバスへ
出力する。

【００６９】次に、時刻ｔ16において、制御部８がラッ
チタイミング信号ＲＤＬ２のみをハイレベルにする。こ
の時、セレクタ１１ｄとメモリＲＡＭ１４との接続形式
の指定信号ＡＩ０およびＡＩ１は、各々、「１」と
「０」に設定されているため（すなわち、「２」に設定
されているため）、上記データＤＡＴＡ16〜ＤＡＴＡ23
は、セレクタ１１ｄ1〜１１ｄ3を介して、リードデータ
バッファ１１ｅへ供給される。この時、上述したよう
に、ラッチタイミング信号ＲＤＬ２のみがハイレベルで
あるため、セレクタ１１ｄ2を介して供給された読み込
みデータＲＤＡＴＡ１６〜ＲＤＡＴＡ２３がバッファ１
１ｅ2に格納されるとともにラッチ１１ｈへ出力され
る。

【００７０】また、上述した時刻ｔ16の１つ前のタイミ
ング（時刻15）では、アドレス更新指示信号ＩＮＣがハ
イレベルとなり、タイミング信号制御部が出力するアド
レス下位更新信号ＡＩＮＣ0およびＡＩＮＣ１が「１」
となる。この結果、読み込みアドレスを示すアドレスＡ
ＤＲＳは中位側の読み込みデータＲＤＡＴＡ8〜ＲＤＡ
ＴＡ15を読み込むためのアドレスを示すようになる（図
１０に示すアドレス（ＡＤＲＳ＋１）を参照）。そし
て、時刻ｔ17において、メモリＲＡＭ１４は、上記アド
レスＡＤＲＳ（アドレス（ＡＤＲＳ＋１））に従ってデ
ータＤＡＴＡ8〜ＤＡＴＡ15（図示のＤＡＴＡＭ）をデ
ータバスへ出力する。

【００７１】次に、時刻ｔ19において、制御部８がラッ
チタイミング信号ＲＤＬ１のみをハイレベルにし、ラッ
チタイミング信号ＲＤＬ０およびＲＤＬ２をローレベル
にする。このため、セレクタ１１ｄ3を介して供給され
たデータＤＡＴＡ8〜ＤＡＴＡ15だけがバッファ１１ｅ3
に格納されるとともにラッチ１１ｈへ出力される。

【００７２】また、上述した時刻ｔ19の１つ前のタイミ
ング（時刻18）では、アドレス更新指示信号ＩＮＣが再
びハイレベルとなり、タイミング信号制御部が出力する
アドレス下位更新信号ＡＩＮＣ0およびＡＩＮＣ１が
「２」となる。この結果、読み込みアドレスを示すアド
レスＡＤＲＳは下位側の読み込みデータＲＤＡＴＡ0〜
ＲＤＡＴＡ7を読み込むためのアドレスを示すようにな
る（図１０に示すアドレス（ＡＤＲＳ＋２）を参照）。
そして、時刻ｔ20において、メモリＲＡＭ１４は、上記
アドレスＡＤＲＳ（アドレス（ＡＤＲＳ＋２））に従っ
てデータＤＡＴＡ0〜ＤＡＴＡ7（図示のＤＡＴＡＬ）を
データバスへ出力する。

【００７３】次に、時刻ｔ21において、制御部８がラッ
チタイミング信号ＲＤＬ０のみをハイレベルにし、ラッ
チタイミング信号ＲＤＬ１およびＲＤＬ２をローレベル
にする。このため、メモリＲＡＭ１４から直接、供給さ
れたデータＤＡＴＡ0〜ＤＡＴＡ7だけがバッファ１１ｅ
4に格納されるとともにラッチ１１ｈへ出力される。

【００７４】そして、ラッチパルス発生部１１ｆが上記
ラッチタイミング信号ＲＤＬ０〜ＲＤＬ３に従って、時
刻ｔ22において、データラッチ信号ＤＬＣＨをハイレベ
ルにし、上記リードデータバッファ１１ｅから出力され
た２４ビット長のデータＤＡＴＡをラッチするととも
に、データバスＤＢへ２４ビットの読み込みデータＲＤ
ＡＴＡとして出力する。

【００７５】［３２ビット長データ：８ビット幅メモリ
（４分割）］次に、図１１は３２ビットのデータを、４
分割して８ビット幅のメモリに対して書込み、読み込み
を行なう場合の各部のタイミングチャートである。な
お、この場合には、図３に示すライトデータバッファ１
１ｃとメモリＲＡＭ１４との間のデータは８ビット長で
あり、データの書込みの際には、バッファ１１c4が用い
られる。同様に、読み込み側に関しても、データバスの
下位８ビットにのみデータが出力される。

【００７６】＜書込み動作＞まず、書込み動作について
説明する。この図において、まず、時刻ｔ1において、
制御部８がメモリアクセスシーケンス開始信号ＳＳをタ
イミング信号発生部１１ｇへ出力し、次に、クロックΦ
2の立上がりエッジのタイミング（時刻ｔ2）で、データ
バスＤＢに３２ビットの書込みデータＷＤＡＴＡおよび
メモリアドレスＩＡＤＲを出力する。また、この時、セ
レクト制御信号ＳＥＬ０およびＳＥＬ１を「３」とす
る。この場合、セレクト制御信号ＳＥＬ２の状態は問わ
ない。次に、タイミング信号発生部１１ｇは、クロック
Φ2の次の立上がりエッジのタイミング（時刻ｔ3）で、
ラッチタイミング信号ＷＤＬをハイレベルにするととも
に、アドレス下位更新信号ＡＩＮＣ０およびＡＩＮＣ２
を「０」とする。上記ラッチタイミング信号ＷＤＬがハ
イレベルとなることで、３２ビットの書込みデータＷＤ
ＡＴＡがライトデータレジスタ１１ａに８ビット毎にラ
ッチされるとともに出力される。

【００７７】この場合、セレクタ１１ｂに供給されるデ
ータ幅の組替え選択のためのセレクト信号ＳＥＬ０およ
びＳＥＬ１は、上述したように「３」であるため、ライ
トデータレジスタ１１ａのレジスタ１１ａ1が出力する
書込みデータＷＤＡＴＡの上位側の書込みデータＷＤＡ
ＴＡ24〜ＷＤＡＴＡ31がセレクタ１１ｂ2によって選択
され、ライトデータバッファ１１ｃのバッファ１１ｃ4
へ格納される。

【００７８】次に、時刻ｔ4において、出力制御信号Ｗ
ＤＯＥがハイレベルとなり、バッファ１１ｃ4に格納さ
れていた上記書込みデータＷＤＡＴＡ24〜ＷＤＡＴＡ31
（図１１に示すＤＡＴＡＨ）がデータバスへ出力され
る。この時、図５に示すアドレス制御部は、アドレス下
位更新信号ＡＩＮＣ0およびＡＩＮＣ１（＝共に０）、
接続形式の指定信号ＡＩ0およびＡＩ1（＝１，０）等に
基づいて書込みアドレスを示すアドレスＡＤＲＳを出力
する。この場合、アドレスＡＤＲＳは、上位側の書込み
データＷＤＡＴＡ24〜ＷＤＡＴＡ31を書込むためのアド
レスを示す（図１１に示すアドレス（ＡＤＲＳ＋０）を
参照）。そして、時刻ｔ5において、制御部８がメモリ
ＲＡＭ１４への書込み信号ＷＲＩＴＥをハイレベルにす
ると、上記データバスへ出力された上位ビット側の書込
みデータＷＤＡＴＡ24〜ＷＤＡＴＡ31がメモリＲＡＭ１
４の所定のアドレス（ＡＤＲＳ＋０）へ書込まれる。

【００７９】また、上述した時刻ｔ4では、一旦、ラッ
チタイミング信号ＷＤＬをローレベルにするとともに、
セレクト信号ＳＥＬ0およびＳＥＬ1を「２」にする。そ
して、時刻ｔ6において、再び、ラッチタイミング信号
ＷＤＬをハイレベルにすることで、ライトデータレジス
タ１１ａによって書込みデータＷＤＡＴＡをラッチする
とともに出力する。この場合、セレクタ１１ｂに供給さ
れるデータ幅の組替え選択のためのセレクト信号ＳＥＬ
０およびＳＥＬ１は、「２」であるため、ライトデータ
レジスタ１１ａが出力する書込みデータＷＤＡＴＡの書
込みデータＷＤＡＴＡ16〜ＷＤＡＴＡ23がセレクタ１１
ｂ2によって選択され、ライトデータバッファ１１ｃの
バッファ１１ｃ4へ格納される。

【００８０】また、上述した時刻ｔ5では、書込み信号
ＷＲＩＴＥとともに、アドレス更新指示信号ＩＮＣをハ
イレベルにするため、時刻ｔ5の次のクロックΦ2の立上
がりエッジ（時刻ｔ6）において図４に示すタイミング
信号制御部が出力するアドレス下位更新信号ＡＩＮＣ０
およびＡＩＮＣ２が「１」となる。

【００８１】次に、時刻ｔ7においては、出力制御信号
ＷＤＯＥがハイレベルを維持しているため、バッファ１
１ｃ4に格納されていた上記書込みデータＷＤＡＴＡ16
〜ＷＤＡＴＡ23（図１１に示すＤＡＴＡＨＭ）がデータ
バスへ出力される。この時、図５に示すアドレス制御部
は、アドレス下位更新信号ＡＩＮＣ0およびＡＩＮＣ2、
接続形式の指定信号ＡＩ0およびＡＩ1等に基づいて書込
みアドレスを示すアドレスＡＤＲＳを出力する。この場
合、アドレスＡＤＲＳは、書込みデータＷＤＡＴＡ16〜
ＷＤＡＴＡ23を書込むためのアドレスを示す（図１１に
示すアドレス（ＡＤＲＳ＋１）を参照）。そして、時刻
ｔ8において、制御部８がメモリＲＡＭ１４への書込み
信号ＷＲＩＴＥを再びハイレベルにすると、上記データ
バスへ出力された書込みデータＷＤＡＴＡ16〜ＷＤＡＴ
Ａ23がメモリＲＡＭ１４の所定のアドレス（ＡＤＲＳ＋
１）へ書込まれる。

【００８２】また、上述した時刻ｔ7では、一旦、ラッ
チタイミング信号ＷＤＬをローレベルにするとともに、
セレクト信号ＳＥＬ0およびＳＥＬ1を「１」にする。そ
して、時刻ｔ9において、再び、ラッチタイミング信号
ＷＤＬをハイレベルにすることで、ライトデータレジス
タ１１ａによって書込みデータＷＤＡＴＡをラッチする
とともに出力する。この場合、セレクタ１１ｂに供給さ
れるデータ幅の組替え選択のためのセレクト信号ＳＥＬ
０およびＳＥＬ１は、「１」であるため、ライトデータ
レジスタ１１ａが出力する書込みデータＷＤＡＴＡの下
位側の書込みデータＷＤＡＴＡ8〜ＷＤＡＴＡ15がセレ
クタ１１ｂ2によって選択され、ライトデータバッファ
１１ｃのバッファ１１ｃ4へ格納される。

【００８３】また、上述した時刻ｔ8では、書込み信号
ＷＲＩＴＥとともに、アドレス更新指示信号ＩＮＣをハ
イレベルにするため、次のクロックΦ2の立上がりエッ
ジ（時刻ｔ9）において、タイミング信号制御部が出力
するアドレス下位更新信号ＡＩＮＣ0およびＡＩＮＣ１
が「２」となる。

【００８４】次に、時刻ｔ10においては、出力制御信号
ＷＤＯＥがハイレベルに保持されているため、バッファ
１１ｃ4に格納されていた上記書込みデータＷＤＡＴＡ8
〜ＷＤＡＴＡ15（図１１に示すＤＡＴＡＬＨ）がデータ
バスへ出力される。この時、図５に示すアドレス制御部
は、アドレス下位更新信号ＡＩＮＣ0およびＡＩＮＣ2、
接続形式の指定信号ＡＩ0およびＡＩ1等に基づいて書込
みアドレスを示すアドレスＡＤＲＳを出力する。この場
合、アドレスＡＤＲＳは、下位側の書込みデータＷＤＡ
ＴＡ8〜ＷＤＡＴＡ15を書込むためのアドレスを示す
（図１１に示すアドレス（ＡＤＲＳ＋２）を参照）。そ
して、時刻ｔ11において、制御部８がメモリＲＡＭ１４
への書込み信号ＷＲＩＴＥを再びハイレベルにすると、
上記データバスへ出力された書込みデータＷＤＡＴＡ8
〜ＷＤＡＴＡ15がメモリＲＡＭ１４の所定のアドレス
（ＡＤＲＳ＋２）へ書込まれる。

【００８５】また、上述した時刻ｔ10では、一旦、ラッ
チタイミング信号ＷＤＬをローレベルにするとともに、
セレクト信号ＳＥＬ0およびＳＥＬ1を「０」にする。そ
して、時刻ｔ12において、再び、ラッチタイミング信号
ＷＤＬをハイレベルにすることで、ライトデータレジス
タ１１ａによって書込みデータＷＤＡＴＡをラッチする
とともに出力する。この場合、ビット幅の組替え選択の
ためのセレクト信号ＳＥＬ０およびＳＥＬ１は、「０」
であるため、ライトデータレジスタ１１ａが出力する書
込みデータＷＤＡＴＡの下位側の書込みデータＷＤＡＴ
Ａ0〜ＷＤＡＴＡ7がセレクタ１１ｂ2によって選択さ
れ、ライトデータバッファ１１ｃのバッファ１１ｃ4へ
格納される。

【００８６】また、上述した時刻ｔ11では、書込み信号
ＷＲＩＴＥとともに、アドレス更新指示信号ＩＮＣをハ
イレベルにするため、次のクロックΦ2の立上がりエッ
ジ（時刻ｔ12）において、タイミング信号制御部が出力
するアドレス下位更新信号ＡＩＮＣ0およびＡＩＮＣ１
が「３」となる。

【００８７】次に、時刻ｔ13においては、出力制御信号
ＷＤＯＥがハイレベルに保持されているため、バッファ
１１ｃ4に格納されていた上記書込みデータＷＤＡＴＡ0
〜ＷＤＡＴＡ7（図１１に示すＤＡＴＡＬ）がデータバ
スへ出力される。この時、図５に示すアドレス制御部
は、アドレス下位更新信号ＡＩＮＣ0およびＡＩＮＣ2、
接続形式の指定信号ＡＩ0およびＡＩ1等に基づいて書込
みアドレスを示すアドレスＡＤＲＳを出力する。この場
合、アドレスＡＤＲＳは、下位側の書込みデータＷＤＡ
ＴＡ0〜ＷＤＡＴＡ7を書込むためのアドレスを示す（図
１１に示すアドレス（ＡＤＲＳ＋３）を参照）。そし
て、時刻ｔ14において、制御部８がメモリＲＡＭ１４へ
の書込み信号ＷＲＩＴＥを再びハイレベルにすると、上
記データバスへ出力された書込みデータＷＤＡＴＡ0〜
ＷＤＡＴＡ7がメモリＲＡＭ１４の所定のアドレス（Ａ
ＤＲＳ＋３）へ書込まれる。

【００８８】＜読み込み動作＞次に、読み込み動作につ
いて説明する。まず、図１１に示す時刻ｔ15において、
制御部８がメモリアクセスシーケンス開始信号ＳＳをタ
イミング発生部１１g1へ出力し、次に、クロックΦ2の
立上がりエッジのタイミング（時刻ｔ16）で、図５に示
す制御部８がアドレスＩＡＤＲを出力する。次に、タイ
ミング信号発生部１１ｇは、クロックΦ2の次の立上が
りエッジのタイミング（時刻ｔ17）で、アドレス下位更
新信号ＡＩＮＣ0およびＡＩＮＣ１を「０」とする。

【００８９】この時、アドレス制御部は、アドレス下位
更新信号ＡＩＮＣ0およびＡＩＮＣ１（＝共に０）、接
続形式の指定信号ＡＩ0およびＡＩ1（＝共に１）等に基
づいてアドレスＩＡＤＲを修飾して、メモリＲＡＭ１４
に対する読み込みアドレスを示すアドレスＡＤＲＳを出
力する。この場合、アドレスＡＤＲＳは、上位側の読み
込みデータＲＤＡＴＡ24〜ＲＤＡＴＡ31を読み込むため
のアドレスを示す（図１１に示すアドレス（ＡＤＲＳ＋
０）を参照）。そして、時刻ｔ18において、制御部８が
メモリＲＡＭ１４への読み込み信号ＲＥＡＤをハイレベ
ルにすると、メモリＲＡＭ１４は、上記アドレスＡＤＲ
Ｓ(アドレス(ＡＤＲＳ＋０))に従ってデータＤＡＴＡ24
〜ＤＡＴＡ31（図示のＤＡＴＡＨ）をデータバスへ出力
する。

【００９０】次に、時刻ｔ19において、制御部８がラッ
チタイミング信号ＲＤＬ３のみをハイレベルにする。こ
の時、セレクタ１１ｄとメモリＲＡＭ１４との接続形式
の指定信号ＡＩ０およびＡＩ１は、共に「１」に設定さ
れているため（すなわち、「３」に設定されているた
め）、上記データＤＡＴＡ24〜ＤＡＴＡ31は、セレクタ
１１ｄ1〜１１ｄ3を介して、リードデータバッファ１１
ｅへ供給される。この時、上述したように、ラッチタイ
ミング信号ＲＤＬ３のみがハイレベルであるため、セレ
クタ１１ｄ1を介して供給された読み込みデータＲＤＡ
ＴＡ24〜ＲＤＡＴＡ31がバッファ１１ｅ1に格納される
とともにラッチ１１ｈへ出力される。

【００９１】また、上述した時刻ｔ19の１つ前のタイミ
ングでは、アドレス更新指示信号ＩＮＣがハイレベルと
なり、タイミング信号制御部が出力するアドレス下位更
新信号ＡＩＮＣ０およびＡＩＮＣ２が「１」となる。こ
の結果、読み込みアドレスを示すアドレスＡＤＲＳは読
み込みデータＲＤＡＴＡ16〜ＲＤＡＴＡ23を読み込むた
めのアドレスを示すようになる（図１１に示すアドレス
（ＡＤＲＳ＋１）を参照）。そして、時刻ｔ20におい
て、メモリＲＡＭ１４は、上記アドレスＡＤＲＳ（アド
レス（ＡＤＲＳ＋１））に従ってデータＤＡＴＡ16〜Ｄ
ＡＴＡ23（図示のＤＡＴＡＭ）をデータバスへ出力す
る。次に、時刻ｔ21において、制御部８がラッチタイミ
ング信号ＲＤＬ２のみをハイレベルにする。このため、
セレクタ１１ｄ2を介して供給されたデータＤＡＴＡ16
〜ＤＡＴＡ23だけがバッファ１１ｅ2に格納されるとと
もにラッチ１１ｈへ出力される。

【００９２】また、上述した時刻ｔ21の１つ前のタイミ
ングでは、アドレス更新指示信号ＩＮＣが再びハイレベ
ルとなり、タイミング信号制御部が出力するアドレス下
位更新信号ＡＩＮＣ0およびＡＩＮＣ１が「２」とな
る。この結果、読み込みアドレスを示すアドレスＡＤＲ
Ｓは読み込みデータＲＤＡＴＡ8〜ＲＤＡＴＡ15を読み
込むためのアドレスを示すようになる（図１１に示すア
ドレス（ＡＤＲＳ＋２）を参照）。そして、時刻ｔ22に
おいて、メモリＲＡＭ１４は、上記アドレスＡＤＲＳ
（アドレス（ＡＤＲＳ＋２））に従ってデータＤＡＴＡ
8〜ＤＡＴＡ15（図示のＤＡＴＡＨＬ）をデータバスへ
出力する。

【００９３】次に、時刻ｔ23において、制御部８がラッ
チタイミング信号ＲＤＬ１のみをハイレベルにする。こ
のため、セレクタ１１ｄ3を介して供給されたデータＤ
ＡＴＡ8〜ＤＡＴＡ15だけがバッファ１１ｅ3に格納され
るとともにラッチ１１ｈへ出力される。

【００９４】また、上述した時刻ｔ23の１つ前のタイミ
ングでは、アドレス更新指示信号ＩＮＣが再びハイレベ
ルとなり、タイミング信号制御部が出力するアドレス下
位更新信号ＡＩＮＣ０〜ＡＩＮＣ２が「３」となる。こ
の結果、読み込みアドレスを示すアドレスＡＤＲＳは読
み込みデータＲＤＡＴＡ0〜ＲＤＡＴＡ7を読み込むため
のアドレスを示すようになる（図１１に示すアドレス
（ＡＤＲＳ＋３）を参照）。そして、時刻ｔ24におい
て、メモリＲＡＭ１４は、上記アドレスＡＤＲＳ（アド
レス（ＡＤＲＳ＋２））に従ってデータＤＡＴＡ0〜Ｄ
ＡＴＡ7（図示のＤＡＴＡＨＬ）をデータバスへ出力す
る。

【００９５】次に、時刻ｔ25において、制御部８がラッ
チタイミング信号ＲＤＬ０のみをハイレベルにする。こ
のため、メモリＲＡＭ１４から直接、供給されたデータ
ＤＡＴＡ0〜ＤＡＴＡ7だけがバッファ１１ｅ4に格納さ
れるとともにラッチ１１ｈへ出力される。

【００９６】そして、ラッチパルス発生部１１ｆが上記
ラッチタイミング信号ＲＤＬ０〜ＲＤＬ３に従って、時
刻ｔ26において、データラッチ信号ＤＬＣＨをハイレベ
ルにし、上記リードデータバッファ１１ｅから出力され
た３２ビット長のデータＤＡＴＡをラッチするととも
に、データバスＤＢへ３２ビットの読み込みデータＲＤ
ＡＴＡとして出力する。

【００９７】［リフレッシュ動作］次に、図１２はリフ
レッシュ時のアドレス操作動作を説明するためのタイミ
ングチャートである。この図において、メモリＲＡＭ１
４へのアクセスがある場合には、時刻ｔ1、ｔ2、ｔ3、
……において、書込み信号ＭＷまたは読み込み信号ＭＲ
がクロックΦの１サイクル毎に供給される。この場合、
リフレッシュ動作は行なわれる。

【００９８】一方、上記書込み信号ＭＷまたは読み込み
信号ＭＲがクロックΦの３サイクルに相当する期間、供
給されない場合には、例えば、図示の時刻ｔ4におい
て、ブランク信号ＢＲＡＮＫがハイレベルとなる。この
ブランク信号ＢＲＡＮＫは、次の書込み信号ＭＷまたは
読み込み信号ＭＲが供給されるまで（ハイレベルになる
まで）、保持される。リフレッシュ動作が行なわれる。

【００９９】上記ブランク信号ＢＲＡＮＫがハイレベル
になると、メモリリフレッシュ期間を示すタイミング信
号ＲＥＦがハイレベルになる。タイミング信号ＲＥＦが
ハイレベルになると、次のタイミングで、データメモリ
アドレス制御部１０の図５に示すアドレス出力部は、リ
フレッシュアドレスＲＥＦＡを修飾してアドレスＡＤＲ
Ｓとして出力する。制御部８およびデータＲ／Ｗ制御部
１１は、上記修飾されたアドレスＡＤＲＳに従ってデー
タの読み込みおよび書込みを行なう。

【０１００】［メモリクリア動作時のアドレス操作］次
に、図１３はメモリクリア動作時のアドレス操作動作を
説明するためのタイミングチャートである。この図にお
いて、まず、時刻ｔ1にメモリＲＡＭ１４をクリアする
ためのメモリクリア開始信号ＣＬＥＡＲがハイレベルに
なる。次に、時刻ｔ2において、クリアすべきメモリの
開始アドレスを読み込むメモリクリアスタートアドレス
ロード信号ＬＯＡＤがハイレベルになる。メモリクリア
スタートアドレスロード信号ＬＯＡＤがハイレベルにな
ると、クロックΦ2の次の立上がりエッジ（時刻ｔ3）に
おいて、クリアを開始するクリアスタートアドレスデー
タＣＬＲＳＴが図７に示すクリアアドレス生成部へ供給
される。

【０１０１】また、同時刻ｔ3において、メモリクリア
アドレス出力選択信号ＣＬＲＡＤＲＳおよびメモリクリ
ア時のメモリライト信号ＣＬＲＷＲＴがハイレベルにな
る。そして、データメモリ書込み信号がハイレベルにな
る毎に（時刻ｔ4、ｔ5およびｔ6）、アドレスがインク
リメントされながらメモリＲＡＭ１４がクリアされてい
く。そして、メモリクリア開始信号ＣＬＥＡＲが時刻ｔ
7において、ローレベルになると、メモリクリア最終ア
ドレス検出信号ＥＮＤＥＱがハイレベルになり、クリア
動作を終了し、同クリア動作を終了したことを示すクリ
アエンドフラグＥＮＤＦＬＧをハイレベルにする。

【０１０２】以上のように、本実施例では、ＤＳＰ内部
における演算等は、３２ビットあるいは２４ビットのま
まで行ない、メモリＲＡＭ１４には、３２ビットから８
ビットまでのデータ幅を有するメモリを用いることがで
きる。この結果、バスラインの本数を少なくでき、実装
コストを下げることができる。

【０１０３】

【発明の効果】以上、説明したように、この発明によれ
ば、変換指示手段の指示に従って、データ幅変換手段
が、第１のデータ処理手段において扱われる前記Ｍビッ
ト幅のデータを分割し、Ｎビット幅のデータとして第２
のデータ処理手段へ順次転送するとともに、前記第２の
データ処理手段において扱われる前記Ｎビット幅のデー
タを前記分割転送した順に基づいて前記Ｍビット幅のデ
ータに再構成して、前記第１のデータ処理手段へ転送す
るようにしたため、システム構成に応じて外部に接続す
るメモリシステムとのデータバス幅を上述したように、
自由に選択・設定でき、安価なメモリを用いることがで
き、データバスの線数を削減することができるなど、効
率的に楽音処理システムを構成できるという利点が得ら
れる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図で
ある。

【図２】（ａ）はパラメータバッファに格納される各
種データの構成を示す説明図であり、（ｂ）はマイクロ
プログラムメモリ７に格納されるマイクロプログラムを
示す説明図である。

【図３】図１に示すデータＲ／Ｗ制御部１１の構成を
示す回路図である。

【図４】タイミング信号発生部１１ｇの詳細な構成を
示す回路図である。

【図５】図１に示すデータメモリアドレス制御部１０
の一部の詳細な構成を示す回路図である。

【図６】データメモリアドレス制御部１０の一部の回
路であり、上述したデータＲＡＭアドレス制御部１０に
おけるリフレッシュアドレスＲＥＦＡおよびリフレッシ
ュ期間を示すタイミング信号ＲＥＦを生成するためのリ
フレッシュカウンタ部の構成を示す回路図である。

【図７】データメモリアドレス制御部１０の一部の回
路であり、メモリＲＡＭ１４をクリアする際のアドレス
を生成するクリアアドレス生成部の構成を示す回路図で
ある。

【図８】同実施例において、３２ビットのデータを、
そのまま分割せずに３２ビット幅のメモリに対して書込
み、読み込みを行なう場合の各部のタイミングチャート
である。

【図９】同実施例において、３２ビットのデータを、
２分割して１６ビット幅のメモリに対して書込み、読み
込みを行なう場合の各部のタイミングチャートである。

【図１０】同実施例において、２４ビットのデータ
を、３分割して８ビット幅のメモリに対して書込み、読
み込みを行なう場合の各部のタイミングチャートであ
る。

【図１１】同実施例において、３２ビットのデータ
を、４分割して８ビット幅のメモリに対して書込み、読
み込みを行なう場合の各部のタイミングチャートであ
る。

【図１２】リフレッシュ時のアドレス操作動作を説明
するためのタイミングチャートである。

【図１３】メモリクリア動作時のアドレス操作動作を
説明するためのタイミングチャートである。

【符号の説明】

３……ＤＳＰ（第１のデータ処理手段）、８……制御部
（変換指示手段）、１４……データＲＡＭ（第２のデー
タ処理手段）、１１……データＲ／Ｗ制御部（データ幅
変換手段）。

Claims

【特許請求の範囲】

【請求項１】Ｍビット幅のデータに所定の処理を行な
う第１のデータ処理手段と、Ｎビット幅（Ｍ≧Ｎ）のデータに対して所定の処理を行
なう第２のデータ処理手段と、前記第１のデータ処理手段と前記第２のデータ処理手段
との間に設けられ、前記第１のデータ処理手段において
扱われる前記Ｍビット幅のデータを分割し、Ｎビット幅
のデータとして前記第２のデータ処理手段へ順次転送す
るとともに、前記第２のデータ処理手段において扱われ
る前記Ｎビット幅のデータを前記分割転送した順に基づ
いて前記Ｍビット幅のデータに再構成して、前記第１の
データ処理手段へ転送するデータ幅変換手段と、前記データ変換手段に対して、前記Ｍビット幅と前記Ｎ
ビット幅との値を与えるとともに、前記変換手順を指示
する変換指示手段とを具備することを特徴とする楽音信
号演算処理装置。