JP3127492B2

JP3127492B2 - アドレッシング演算回路

Info

Publication number: JP3127492B2
Application number: JP03172833A
Authority: JP
Inventors: 千史竹内
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1991-07-12
Filing date: 1991-07-12
Publication date: 2001-01-22
Anticipated expiration: 2016-01-22
Also published as: JPH0580772A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、自然楽器の発音機構
をシミュレートする物理音源または残響付与装置に係
り、該物理音源や残響付与装置が備える複数の遅延回路
を構成するメモリのアドレスデータを生成するアドレッ
シング演算回路に関する。

【０００２】

【従来の技術】物理音源では、自然楽器の発音機構シミ
ュレートするために、複数の遅延回路や所定の周波数特
性を有するフィルタなどが用いられている。これら遅延
回路やフィルタはデジタル回路によって構成されてお
り、発音モデルの特徴（音色）を表すための各種パラメ
ータ（遅延長など）がデジタルデータとして設定され
る。特に、遅延回路にはシフトレジスタとして動作する
ように構成されたメモリが用いられている。メモリを用
いるシフトレジスタはサンプル毎にデクリメント（また
はインクリメント）するポインタとアドレス（リード／
ライト）とを加算したメモリの番地に対しリード／ライ
トを行なうことで実現する。遅延長はリードとライトの
アドレスのオフセット（差）になる。１つのメモリ領域
に複数の遅延回路を実現できる（メモリ領域がオーバー
ラップしないようにすれば）。しかし、複音の物理モデ
ル音源ではしばしばノート毎にサンプリングを変える必
要を生じる。この場合、ノート毎に別のメモリ領域を用
いるようにしないとサンプルポインタが異なるのでメモ
リ領域の衝突を生じてしまう。

【０００３】例えば、従来より知られている技術（第１
の技術）の１つには、メモリをハードウエアによって所
定の領域に分割し、この分割されたメモリ領域をアドレ
ス生成回路が出力するアドレスデータによってアクセス
するものがある。このアクセスの際、上記分割されたメ
モリ領域を巡回するようにアクセスすると、上記メモリ
領域は所定長のシフトレジスタとして動作する。

【０００４】これに対して、特公平１−５７７９９など
に開示されている技術（第２の技術）では、所定のディ
レイ・レングス・メモリに予め遅延長を設定しておき、
この遅延長の値を最大値とした巡回数（数列）となるア
ドレスデータを生成し、このアドレスデータによってメ
モリをアクセスする。このため、上述した音源と同様に
所定のメモリ領域がシフトレジスタとして働く。

【０００５】

【発明が解決しようとする課題】ところで、上述した第
１の技術では、メモリ分割をハードウエアで行なってお
り、分割数は、例えば、１、２または４分割と固定であ
り、メモリ分割をソフトウエアで制御できない。すなわ
ち、メモリ領域に対する選択が３種類に固定されている
ため、メモリ領域の大きさの選択の自由度が無く、単純
な設定しかできず、複雑な信号処理が行なえないという
問題を生じた。

【０００６】また、上述した第２の技術においても、シ
フトレジスタまたは遅延に用いられるメモリ長は、ディ
レイ・レングス・メモリの設定内容で決まってしまうた
め、ソフトウエアでの制御ができない。このため、シフ
トレジスタ長選択の自由度が少なく、単純な設定しかで
きず、複雑な信号処理が行なえないという問題を生じ
た。

【０００７】この発明は上述した事情に鑑みてなされた
もので、ソフトウエアによりメモリ分割数を選択でき、
かつ、分割されたメモリ領域の大きさを各領域毎に設定
でき、さらに、異なるアドレス空間を容易に指定できる
ため、複数チャンネルに対する処理が容易にできるアド
レッシング演算回路を提供することを目的としている。

【０００８】

【課題を解決するための手段】上述した問題点を解決す
るために、この発明では、図１に示すように、先頭アド
レスを修飾データによって修飾した後、該修飾された先
頭アドレスによってメモリをアクセスするアドレッシン
グ演算回路において、前記先頭アドレスが記憶される第
１の記憶手段（ＡＲ４）と、前記先頭アドレスを修飾す
る複数の修飾データが記憶された第２の記憶手段（ＩＸ
９、ＩＸ１０）と、前記第２の記憶手段に記憶された複
数の修飾データによる前記先頭アドレスの修飾を、各修
飾データ毎に有効／無効を切換え制御する手段（ＡＮＤ
回路１２、１３、制御信号ＩＸＥＮ、ＩＹＥＮ）と、前
記メモリのアクセス領域の範囲を決定する書き換え可能
なマスクデータが記憶された第３の記憶手段（ＭＡＳＫ
１１）と、前記マスクデータによるマスキング処理によ
って、前記先頭アドレスと前記修飾データとから実アド
レスを算出する演算手段（加算器１６、ＡＮＤ回路１
７、１８、ＯＲ回路１９）とを備え、前記実アドレスに
よって前記メモリの所定の領域を巡回するようにアクセ
スすることを特徴とする。

【０００９】

【作用】この発明によれば、演算手段によって、第３の
記憶手段に記憶されたメモリのアクセス領域の範囲を決
定する書き換え可能なマスクデータによるマスキング処
理により、先頭アドレスと修飾データとからメモリの所
定の領域を巡回するようにアクセスする実アドレスが算
出される。ここで、マスクデータを変えると、アクセス
するメモリ領域の範囲が容易に変えられる。

【００１０】

【実施例】次に図面を参照してこの発明の実施例につい
て説明する。図一はこの発明の一実施例の構成を示すブ
ロック図である。なお、本実施例のアドレッシング演算
回路は、ＤＳＰ（デジタル信号プロセッサ）１から構成
されており、電子楽器等の音源に対する楽音信号の処理
に用いられる。また、このＤＳＰ１では、内部のメモリ
等に対するデータ処理は、８ビット単位の４バイトか、
あるいは１６ビット単位の２バイトで行なわれており、
実質的に最大３２ビットで行なわれている。また、外部
コントローラ２は音源などを制御する制御部であり、こ
の例の場合、遅延回路に所定の遅延量を設定するために
上記ＤＳＰ１に対して所定のデータやコマンドを出力す
る。

【００１１】上記ＤＳＰ１は、マイクロプログラム・メ
モリ３、アドレスレジスタ４、係数メモリ５、テンポラ
リメモリ６、ＡＬＵ７および各種レジスタなどから構成
されている。マイクロプログラム・メモリ３は、上記コ
マンドを実行するためのプログラム（マイクロプログラ
ム）が記憶される。このマイクロプログラムは、所定の
タイミングで実行され、ＤＳＰ１の各部における動作、
例えば、データの読み込み、演算またはデータの出力な
どを行なうための各種制御信号（ＡＲＡ、ＲＣＡ、ＦＵ
ＮＣ……など）を各部へ出力する。

【００１２】アドレスレジスタ４は、メモリシステム２
０の先頭アドレスＡＲ（２０ビット）が記憶されるレジ
スタであり、制御信号ＡＲＡに従って上記先頭アドレス
ＡＲを加算器１６へ供給する。また、係数メモリ５に
は、アドレスを算出するための係数が記憶されており、
制御信号ＲＡＭ６は、読み出しと書込みとを別々に指定
できる２ポートＲＡＭであり、同じアドレスを同時に読
み書きした場合には、読み出しを優先して、書込まれる
前の値を読み出すようになっている。このテンポラリＲ
ＡＭ６には、ＡＬＵ７による演算の結果等のデータが一
時的に記憶されるようになっており、制御信号ＲＴＡに
従って上記データをＡＬＵ７へ供給する。

【００１３】ＡＬＵ７は、算術演算、論理演算を行なう
回路であり、加減乗除を行なう複数の論理演算回路から
構成されている。このＡＬＵ７は、楽音信号に対する演
算処理を行なうとともに、上記係数に従ってアドレス修
飾用の複数の修飾データ（２０ビット）を算出し、これ
らをデータバスＤＢを介してインデックスレジスタＡＣ
８，ＩＸ９，ＩＹ１０へ出力するとともに、マスクデー
タＭＳＫ（２０ビット）を算出し、これをマスク・レジ
スタＭＡＳＫへ出力する。上記修飾データによって、レ
ジスタとして動作するメモリの先頭アドレスに対するオ
フセット値が得られる。また、マスクデータＭＳＫによ
って、メモリシステム２０のアクセス範囲の可変設定を
可能にしている。

【００１４】上記インデックスレジスタＡＣ８，ＩＸ
９，およびＩＹ１０は、修飾データを一時記憶し、所定
のタイミングでＡＮＤ回路１２、１３および１４の各々
の一方の入力端へ供給する。また、マスク・レジスタＭ
ＡＳＫは、マスクデータＭＳＫを一時記憶し、所定のタ
イミングでＡＮＤ回路１５の一方の入力端へ供給する。

【００１５】ＡＮＤ回路１２はゲート回路として動作
し、他方の入力端（負論理）に供給される制御信号ＣＮ
ＴＩＮＨに従って、インデックスレジスタＡＣ８から供
給される修飾データを加算器へ供給する。すなわち、制
御信号ＣＮＴＩＮＨがハイレベルの時には、インデック
スレジスタＡＣ８のデータによるアドレスの修飾が無効
となる。

【００１６】また、ＡＮＤ回路１３および１４も上記Ａ
ＮＤ回路１２と同様に動作し、各々、他方の入力端に供
給される制御信号ＩＸＥＮ，ＩＹＥＮに従って、それぞ
れに対応したインデックスレジスタＩＸ９，ＩＹ１０の
修飾データを加算器１６へ供給する。すなわち、制御信
号ＩＸＥＮおよびＩＹＥＮがハイレベルの時には、それ
ぞれのレジスタＩＸ９，ＩＹ１０の修飾データによるア
ドレスの修飾が有効となる。さらに、ＡＮＤ回路１５
は、制御信号ＡＭＡＳＫに従って、マスク・レジスタＭ
ＡＳＫのマスクデータＭＳＫをＡＭＤ回路１７の一方の
入力端およびＡＮＤ回路１８の負論理入力端へ供給す
る。

【００１７】上記加算器１６は、修飾データ、先頭アド
レスＡＲおよび次アドレスＮＥＸＴを加算し、この結果
を修飾先頭アドレスＭＡＲ（２０ビット）としてＡＮＤ
回路１８の他方の入力端へ供給する。なお、次アドレス
ＮＥＸＴは、修飾される先頭アドレスを順次インクリメ
ントするためのものである。該ＡＮＤ回路１８は、修飾
先頭アドレスＭＡＲと反転したマスクデータＭＳＫとの
論理積をとり、その結果をマスクされた修飾先頭アドレ
スＭＭＡＲ（２０ビット）としてＯＲ回路１９の一方の
入力端へ供給する。

【００１８】また、ＡＮＤ回路１７は、先頭アドレスＡ
ＲとマスクデータＭＳＫとの論理積をとり、その結果を
マスクされた先頭アドレスＭＳＡＲ（２０ビット）とし
てＯＲ回路１９の他方の入力端へ供給する。該ＯＲ回路
１９は、修飾先頭アドレスＭＭＡＲと先頭アドレスＭＳ
ＡＲとの論理和をとり、この結果を実アドレスＴＡＲ
（２０ビット）としてメモリシステム２０へ供給する。

【００１９】メモリシステム２０は、実アドレスＴＡＲ
によって指示される所定の領域が巡回するようにアクセ
スされ、音源内の遅延回路のシフトレジスタとして動作
し、遅延用のデータ（３２ビット）をデータバスＤＢを
介して入出力する。また、メモリシステム２０は、複数
のチャンネルに対してメモリ領域を設定するために、複
数の領域に分割される必要がある。この分割は、上述し
たマスクデータＭＳＫの値を変えることによって容易に
変更することができるようになっている。

【００２０】次に、上述した構成による動作について、
図２および図３を参照して説明する。図２は本実施例の
動作を説明するためのアドレッシング演算の一例を示す
説明図であり、図３はマスクデータＭＳＫ，先頭アドレ
スＡＲに異なる値を設定した場合のメモリ長と実アドレ
スＴＡＲを示す説明図である。まず、図１において、外
部コントローラ２が所定の命令を出力すると、マイクロ
プログラムメモリ３に該命令のマイクロプログラムが展
開され、ＤＳＰ１は該マイクロプログラムに従って、演
算を実行する。

【００２１】まず、アドレスレジスタ４は、上記外部コ
ントローラ２の命令に応じて、アクセスすべきメモリ領
域の先頭アドレスＡＲを出力し、加算器１６およびＡＮ
Ｄ回路１７へ供給する。また、係数メモリ５およびテン
ポラリメモリ６は、それぞれ所定のデータをＡＬＵ７へ
供給する。ＡＬＵ７は先頭アドレスＡＲを修飾するため
の修飾データおよびマスクデータＭＳＫを算出して、そ
れぞれ所定のインデックスレジスタＡＣ８，ＩＸ９，Ｉ
Ｙ１０およびマスクレジスタＭＡＳＫ１１へ供給する。

【００２２】そして、インデックスレジスタＡＣ８，Ｉ
Ｘ９およびＩＹ１０の修飾データは、各々、制御信号Ｃ
ＮＴＩＮＨ，ＩＸＥＮおよびＩＹＥＮに従ってＡＮＤ回
路１２、１３、１４を介して加算器１６へ供給される。
加算器１６では、先頭アドレスＡＲに上記修飾データを
加算することによって先頭アドレスＡＲを修飾し、修飾
先頭アドレスＭＡＲとしてＡＮＤ回路１８へ供給する。

【００２３】ここで、制御信号ＡＭＡＳＫが０の時に
は、ＡＮＤ回路１５が閉状態となり、一方のＡＮＤ回路
１７では先頭アドレスＡＲが「０」とマスキングされる
ため、全て無効となり、他方のＡＮＤ回路１８では上記
修飾先頭アドレスＡＲが「１」とマスキングされるた
め、全て有効となってＯＲ回路１９を介して、実アドレ
スＴＡＲとしてメモリシステム２０へ供給される。そし
て、メモリシステム２０では、所定の領域が実アドレス
ＴＡＲによって巡回するようにアクセスされ、遅延回路
のシフトレジスタとして動作し、遅延用のデータ（３２
ビット）をデータバスＤＢを介して出力する。

【００２４】一方、制御信号ＡＭＡＳＫが１の時には、
ＡＮＤ回路１５が開状態となり、一方のＡＮＤ回路１７
では先頭アドレスＡＲがマスクデータＭＳＫとそのまま
マスキングされる。すなわち、マスクデータＭＳＫのビ
ットが「０」の部分は無効となり、「１」の部分は有効
となる。例えば、メモリ領域として図２に示すように、
「＄００１００」〜「＄００１ＦＦ」を設定する場合
（モジュロ２５６）には、マスクデータＭＳＫに「＄Ｆ
ＦＦ００」を設定し、先頭アドレスＡＲに「＄００１０
０」を設定する。そして、この場合、アドレスが、例え
ば、図示のように「＄００１４０」であるとすると、Ａ
ＮＤ回路１８の出力は「＄００１００」となる。

【００２５】また、他方のＡＮＤ回路１８では修飾され
たアドレス、すなわち修飾アドレスＭＡＲがマスキング
される。この場合、マスクデータＭＳＫのビットが
「０」の部分は有効となり、「１」の部分は無効とな
る。ここで、修飾アドレスＭＡＲが図示のように「＄０
０２９７」とすると（修飾データによるオフセットが
「＄００１５７」であると）、ＡＮＤ回路１８の出力は
「＄０００９７」となる。

【００２６】そして、ＯＲ回路１９において、上記「＄
００１００」と「＄０００９７」との論理和がとられ
て、最終的に実アドレスＴＡＲは「＄００１９７」とな
る（図２参照）。そして、メモリシステム２０では、所
定の領域が実アドレスＴＡＲによってアクセスされる。
以下、所定の領域が実アドレスＴＡＲによって巡回する
ようにアクセスされ、メモリシステム２０は、遅延回路
のシフトレジスタとして動作し、遅延用のデータ（３２
ビット）をデータバスＤＢを介して出力する。

【００２７】このように、マスクデータＭＳＫを「＄Ｆ
ＦＦ００」に設定し、例えば先頭アドレスＡＲが「＄０
００００」〜「＄０００ＦＦ」の範囲にある場合、実ア
ドレスＴＡＲの取り得る範囲は「＄０００００」〜「＄
０００ＦＦ」である（図３のＣＨ１参照）。また、マス
クデータＭＳＫが「＄ＦＦＥ００」に設定され、先頭ア
ドレスＡＲが「＄００２００」〜「＄００３ＦＦ」の範
囲にある場合、実アドレスＴＡＲの取り得る範囲は「＄
００２００」〜「＄００３ＦＦ」となる（図３のＣＨ２
参照）。

【００２８】以上のように、この実施例では、マスクデ
ータＭＳＫの値をソフトウエア（マイクロプログラム）
で変えることによってメモリ領域の範囲を変更すること
ができるようになる。また、先頭アドレスＡＲの値をソ
フトウエアで変えることによって異なるメモリ領域が容
易に指定できる（複数のチャンネルの処理が容易にな
る）。

【００２９】なお、上述した実施例では、マスクレジス
タの内容を「＄ＦＦＦ００」または「＄ＦＦＥ００」に
設定した場合、すなわち０〜（２^N−１）の範囲（Ｎは
固定）で設定する場合について説明したが、Ｎを与える
ようにしてもよい。また、アドレスのビット数（この実
施例の場合には２０ビット）、インデックスレジスタの
数やその機能は実施例に限定されず、次アドレス指定の
機能も限定されることはない。

【００３０】また、実施例では、実アドレスを得るため
にＯＲ回路１９を用いたが、これに限定されることな
く、加算器などでもよい。また、アドレスレジスタ４
は、複数のレジスタを切替える方式でも、あるいは、マ
イクロプログラムと並列に記憶され、命令毎にベースア
ドレス（先頭アドレス）を持つようにしてもよい。

【００３１】

【発明の効果】以上、説明したように、この発明によれ
ば、演算手段による第３の記憶手段に記憶されたメモリ
のアクセス領域の範囲を決定する書き換え可能なマスク
データによるマスキング処理によって、先頭アドレスと
修飾データとからメモリの所定の領域を巡回するように
アクセスする実アドレスを算出するようにしたため、ソ
フトウェアによりメモリ分割数を選択でき、かつ、分割
されたメモリ領域の大きさを各領域毎に設定でき、さら
に、異なるアドレス空間を容易に指定できるため、複数
チャネルに対する処理が容易にできるという利点が得ら
れる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図で
ある。

【図２】図２は本実施例の動作を説明するためのアド
レッシング演算の一例を示す説明図である。

【図３】図３はマスクデータＭＳＫ、先頭アドレスＡ
Ｒに異なる値を設定した場合のメモリ長と実アドレスＴ
ＡＲを示す説明図である。

【符号の説明】

４……アドレスレジスタ（第１の記憶手段）、５……係
数メモリ（第２の記憶手段）、６……テンポラリメモリ
（第２の記憶手段）、７……ＡＬＵ（演算手段）、１６
……加算器（演算手段）、１７，１８……ＡＮＤ回路
（演算手段）、１９……ＯＲ回路（演算手段）、２０…
…メモリシステム（メモリ）。

フロントページの続き (56)参考文献特開昭58−75314（ＪＰ，Ａ) 特開昭61−265646（ＪＰ，Ａ) 特開平２−173846（ＪＰ，Ａ) 特開平２−23439（ＪＰ，Ａ) 特開平１−121985（ＪＰ，Ａ) 特開昭63−158622（ＪＰ，Ａ) 特開平３−182946（ＪＰ，Ａ) 特開平２−183351（ＪＰ，Ａ) 実開昭54−61536（ＪＰ，Ｕ) 特公昭62−44353（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 7/02 G06F 12/02 550 G06F 15/02 580 G10K 15/12 H03H 17/02 653

Claims

(57)【特許請求の範囲】

【請求項１】先頭アドレスを修飾データによって修飾
した後、該修飾された先頭アドレスによってメモリをア
クセスするアドレッシング演算回路において、前記先頭アドレスが記憶される第１の記憶手段と、前記先頭アドレスを修飾する複数の前記修飾データが記
憶された第２の記憶手段と、前記第２の記憶手段に記憶された複数の修飾データによ
る前記先頭アドレスの修飾を、各修飾データ毎に有効／
無効を切換え制御する手段と、前記メモリのアクセス領域の範囲を決定する書き換え可
能なマスクデータが記憶された第３の記憶手段と、前記マスクデータによるマスキング処理によって、前記
先頭アドレスと前記修飾データとから実アドレスを算出
する演算手段とを備え、前記実アドレスによって前記メモリの所定の領域を巡回
するようにアクセスすることを特徴とするアドレッシン
グ演算回路。