JPH03652B2 - - Google Patents
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- JPH03652B2 JPH03652B2 JP57085309A JP8530982A JPH03652B2 JP H03652 B2 JPH03652 B2 JP H03652B2 JP 57085309 A JP57085309 A JP 57085309A JP 8530982 A JP8530982 A JP 8530982A JP H03652 B2 JPH03652 B2 JP H03652B2
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- 230000015654 memory Effects 0.000 claims description 67
- 101100490566 Arabidopsis thaliana ADR2 gene Proteins 0.000 description 11
- 101100269260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ADH2 gene Proteins 0.000 description 11
- 101000854862 Homo sapiens Vacuolar protein sorting-associated protein 35 Proteins 0.000 description 10
- 102100020822 Vacuolar protein sorting-associated protein 35 Human genes 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 101150022075 ADR1 gene Proteins 0.000 description 7
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 6
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 6
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 4
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、命令コードに応じてメモリから読出
したデータの演算を高速に実行するデイジタル信
号処理回路に関するものである。
したデータの演算を高速に実行するデイジタル信
号処理回路に関するものである。
従来技術と問題点
命令コードに応じて演算を実行する従来の構成
を第１図に示すものであり、同図に於て、IRは
命令コードをセツトする命令レジスタ、ADRは
アドレス回路、Ｍはデータを記憶するメモリ、
CNTは各部を制御する制御回路、DBはデータバ
ス、AR，BRは入力レジスタ、ALUは演算回路、
ACCはアキユムレータである。第２図は動作説
明図であり、ａは動作サイクルクロツク、ｂは命
令コード、ｃは命令レジスタIRの内容、ｄはデ
ータバス上のデータ、ｅは入力レジスタARの内
容、ｆは入力レジスタBRの内容、ｇは演算回路
ALUの動作、ｈはアキユムレータACCの内容を
示すものである。
を第１図に示すものであり、同図に於て、IRは
命令コードをセツトする命令レジスタ、ADRは
アドレス回路、Ｍはデータを記憶するメモリ、
CNTは各部を制御する制御回路、DBはデータバ
ス、AR，BRは入力レジスタ、ALUは演算回路、
ACCはアキユムレータである。第２図は動作説
明図であり、ａは動作サイクルクロツク、ｂは命
令コード、ｃは命令レジスタIRの内容、ｄはデ
ータバス上のデータ、ｅは入力レジスタARの内
容、ｆは入力レジスタBRの内容、ｇは演算回路
ALUの動作、ｈはアキユムレータACCの内容を
示すものである。
命令レジスタIRに命令コードがセツトされる
と、それに含まれたアドレス情報がアドレス回路
ADRに、又制御情報が制御回路CNTにそれぞれ
加えられ、制御回路CNTは制御情報に従つて点
線で示す制御線により各部の制御を行う。又アド
レス回路ADRによりメモリＭのアドレス信号が
作成されてメモリＭのアクセスが行われる。この
メモリＭから読出されたデータは、データバス
DBを介して入力レジスタARに入力され、同様
の操作で次のサイクルの命令コードに従つて入力
レジスタBRにデータが入力される。入力レジス
タAR，BRのデータは、演算回路ALUにより演
算されて演算結果がアキユムレータACCにセツ
トされる。
と、それに含まれたアドレス情報がアドレス回路
ADRに、又制御情報が制御回路CNTにそれぞれ
加えられ、制御回路CNTは制御情報に従つて点
線で示す制御線により各部の制御を行う。又アド
レス回路ADRによりメモリＭのアドレス信号が
作成されてメモリＭのアクセスが行われる。この
メモリＭから読出されたデータは、データバス
DBを介して入力レジスタARに入力され、同様
の操作で次のサイクルの命令コードに従つて入力
レジスタBRにデータが入力される。入力レジス
タAR，BRのデータは、演算回路ALUにより演
算されて演算結果がアキユムレータACCにセツ
トされる。
第２図に於ては、(1)の命令による動作と、(2)の
命令による動作とを矢印で示している。即ち演算
結果を得るまでのサイクル数は５サイクルを要す
ることになり、総てパイプライン処理と考えた場
合でも、一つの演算結果を得るために３サイクル
を要することになる。
命令による動作とを矢印で示している。即ち演算
結果を得るまでのサイクル数は５サイクルを要す
ることになり、総てパイプライン処理と考えた場
合でも、一つの演算結果を得るために３サイクル
を要することになる。
又（定数×変数）の演算の場合、第３図に示す
ように、ROM等のメモリＭ１から読出した定数
データとRAM等のメモリＭ２から読出した変数
データとをそれぞれ入力レジスタAR，BRを介
して演算回路ALUに入力して演算し、アキユム
レータACCに演算結果をセツトする。この場合
メモリＭ１は順次歩進するアドレス信号でアクセ
スされて定数データが読出され、メモリＭ２は命
令コードに含まれるアドレス情報によりアクセス
されて変数データが読出されて、同時に各レジス
タAR，BRにデータがセツトされる。
ように、ROM等のメモリＭ１から読出した定数
データとRAM等のメモリＭ２から読出した変数
データとをそれぞれ入力レジスタAR，BRを介
して演算回路ALUに入力して演算し、アキユム
レータACCに演算結果をセツトする。この場合
メモリＭ１は順次歩進するアドレス信号でアクセ
スされて定数データが読出され、メモリＭ２は命
令コードに含まれるアドレス情報によりアクセス
されて変数データが読出されて、同時に各レジス
タAR，BRにデータがセツトされる。
しかし、（変数×変数）の演算を行う必要が生
じる場合もあり、その場合は第４図に示すよう
に、メモリＭ２から読出した変数データを入力レ
ジスタAR，BRにそれぞれ入力することができ
る構成とすればよいことになるが、先ず入力レジ
スタARにメモリＭ２から読出した変数データを
セツトし、次に入力レジスタBRにメモリＭ２か
ら読出した変数データをセツトすることになり、
メモリＭ２から２回に分けて変数データの読出し
を行うことになるから、（定数×変数）の演算の
場合より処理速度が遅くなる。
じる場合もあり、その場合は第４図に示すよう
に、メモリＭ２から読出した変数データを入力レ
ジスタAR，BRにそれぞれ入力することができ
る構成とすればよいことになるが、先ず入力レジ
スタARにメモリＭ２から読出した変数データを
セツトし、次に入力レジスタBRにメモリＭ２か
ら読出した変数データをセツトすることになり、
メモリＭ２から２回に分けて変数データの読出し
を行うことになるから、（定数×変数）の演算の
場合より処理速度が遅くなる。
発明の目的
本発明は、メモリからのデータ読出しを少ない
サイクル数で行うことができるようにして、演算
速度を向上させると共に、外部拡張メモリを用い
た演算も高速化することができるようにすること
を目的とするものである。以下実施例について詳
細に説明する。
サイクル数で行うことができるようにして、演算
速度を向上させると共に、外部拡張メモリを用い
た演算も高速化することができるようにすること
を目的とするものである。以下実施例について詳
細に説明する。
発明の実施例
第５図は、本発明の一実施例のブロツク図であ
り、IRは命令レジスタ、ADR１，ADR２はアド
レス回路、MEM１，MEM２はメモリ、CNTは
点線で示す制御線により各部を制御する制御回
路、AR，BRは入力レジスタ、ALUは演算回路、
ACCはアキユムレータである。命令レジスタIR
にセツトされる命令コードには、２個のアドレス
情報を含むもので、それぞれアドレス回路ADR
１，ADR２に加えられる。又制御情報は制御回
路CNTに加えられる。従つてメモリMEM１，
MEM２はアドレス回路ADR１，ADR２からの
アドレス信号によりアクセスされて、同時にデー
タが読出され、入力レジスタAR，BRにセツト
される。そして演算回路ALUにより演算されて、
演算結果はアキユムレータACCにセツトされる。
り、IRは命令レジスタ、ADR１，ADR２はアド
レス回路、MEM１，MEM２はメモリ、CNTは
点線で示す制御線により各部を制御する制御回
路、AR，BRは入力レジスタ、ALUは演算回路、
ACCはアキユムレータである。命令レジスタIR
にセツトされる命令コードには、２個のアドレス
情報を含むもので、それぞれアドレス回路ADR
１，ADR２に加えられる。又制御情報は制御回
路CNTに加えられる。従つてメモリMEM１，
MEM２はアドレス回路ADR１，ADR２からの
アドレス信号によりアクセスされて、同時にデー
タが読出され、入力レジスタAR，BRにセツト
される。そして演算回路ALUにより演算されて、
演算結果はアキユムレータACCにセツトされる。
第６図は動作説明図であり、ａは動作サイクル
クロツク、ｂは命令コード、ｃは命令レジスタ
IRの内容、ｄは入力レジスタARの内容、ｅは入
力レジスタBRの内容、ｆは演算回路ALUの動
作、ｇはアキユムレータACCの内容を示すもの
である。命令コード１については、矢印で示すよ
うに、命令レジスタIRにセツトされた後、それ
に含まれるアドレス情報により、それぞれメモリ
MEM１，MEM２から読出されたデータが、ｄ
及びｅに示すように、入力レジスタAR，BRに
入力され、それらのデータが演算回路ALUで演
算されて、ｇに示すように、アキユムレータ
ACCにセツトされる。従つて従来例（第２図参
照）と比較して１サイクル少ないものとなる。
クロツク、ｂは命令コード、ｃは命令レジスタ
IRの内容、ｄは入力レジスタARの内容、ｅは入
力レジスタBRの内容、ｆは演算回路ALUの動
作、ｇはアキユムレータACCの内容を示すもの
である。命令コード１については、矢印で示すよ
うに、命令レジスタIRにセツトされた後、それ
に含まれるアドレス情報により、それぞれメモリ
MEM１，MEM２から読出されたデータが、ｄ
及びｅに示すように、入力レジスタAR，BRに
入力され、それらのデータが演算回路ALUで演
算されて、ｇに示すように、アキユムレータ
ACCにセツトされる。従つて従来例（第２図参
照）と比較して１サイクル少ないものとなる。
第７図は本発明の他の実施例のブロツク図であ
り、第５図と同一符号は同一部分を示すものであ
つて、SEL１〜SEL３はセレクタ、MEM３は定
数等を記憶した読取専用メモリ（ROM）等のメ
モリ、MEM４は外部拡張メモリ、DBはデータ
バスである。命令レジスタIRに命令コードがセ
ツトされると、アドレス情報がそれぞれアドレス
回路ADR１，ADR２に加えられ、制御情報が制
御回路CNTに加えられ、例えば（定数×変数）
の演算を行う場合、定数データが記憶されたメモ
リMEM３がアクセス可能となり、又変数データ
が記憶されたメモリMEM１，MEM２の何れか
一方がアクセス可能となると共に、セレクタSEL
１の制御により、アクセス可能のメモリにアドレ
ス信号が加えられる。即ちメモリMEM１をアク
セス可能とした場合は、セレクタSEL１はアドレ
ス回路ADR２からのアドレス信号をメモリ
MEM１に加えるように切換動作し、メモリ
MEM１から変数データが読出され、同時にメモ
リMEM３から定数データが読出される。
り、第５図と同一符号は同一部分を示すものであ
つて、SEL１〜SEL３はセレクタ、MEM３は定
数等を記憶した読取専用メモリ（ROM）等のメ
モリ、MEM４は外部拡張メモリ、DBはデータ
バスである。命令レジスタIRに命令コードがセ
ツトされると、アドレス情報がそれぞれアドレス
回路ADR１，ADR２に加えられ、制御情報が制
御回路CNTに加えられ、例えば（定数×変数）
の演算を行う場合、定数データが記憶されたメモ
リMEM３がアクセス可能となり、又変数データ
が記憶されたメモリMEM１，MEM２の何れか
一方がアクセス可能となると共に、セレクタSEL
１の制御により、アクセス可能のメモリにアドレ
ス信号が加えられる。即ちメモリMEM１をアク
セス可能とした場合は、セレクタSEL１はアドレ
ス回路ADR２からのアドレス信号をメモリ
MEM１に加えるように切換動作し、メモリ
MEM１から変数データが読出され、同時にメモ
リMEM３から定数データが読出される。
又セレクタSEL２はメモリMEM１の読出デー
タを選択し、セレクタSEL３はデータバスDB上
のメモリMEM３の読出データを選択する。従つ
て入力レジスタARには変数データ、入力レジス
タBRには定数データがそれぞれセツトされて、
演算回路ALUによる（定数×変数）の演算が行
われることになる。なおこのときの変数データが
メモリMEM２に記憶されている場合には、メモ
リMEM２がアクセス可能となり、アドレス回路
ADR２からのアドレス信号によりアクセスされ
ることになる。
タを選択し、セレクタSEL３はデータバスDB上
のメモリMEM３の読出データを選択する。従つ
て入力レジスタARには変数データ、入力レジス
タBRには定数データがそれぞれセツトされて、
演算回路ALUによる（定数×変数）の演算が行
われることになる。なおこのときの変数データが
メモリMEM２に記憶されている場合には、メモ
リMEM２がアクセス可能となり、アドレス回路
ADR２からのアドレス信号によりアクセスされ
ることになる。
又（変数×変数）の演算の場合は、第５図に示
す実施例と同様に、メモリMEM１，MEM２が
それぞれアドレス回路ADR１，ADR２からのア
ドレス信号によりアクセスされて、同時に読出さ
れた変数データは、セレクタSEL２，SEL３を介
して入力レジスタAR，BRにセツトされて、演
算回路ALUにより演算され、演算結果はアキユ
ムレータACCにセツトされる。
す実施例と同様に、メモリMEM１，MEM２が
それぞれアドレス回路ADR１，ADR２からのア
ドレス信号によりアクセスされて、同時に読出さ
れた変数データは、セレクタSEL２，SEL３を介
して入力レジスタAR，BRにセツトされて、演
算回路ALUにより演算され、演算結果はアキユ
ムレータACCにセツトされる。
又外部拡張メモリMEM４から読出されたデー
タはデータバスDBを介してセレクタSEL１又は
セレクタSEL２により選択されて、入力レジスタ
AR又は入力レジスタBRに入力される。従つて、
メモリMEM１〜MEM３の何れかの読出データ
と外部拡張メモリMEM４の読出データとの演算
を行うことができ、入力レジスタAR，BRには
同時にデータをセツトできるので、演算処理を高
速化することができる。
タはデータバスDBを介してセレクタSEL１又は
セレクタSEL２により選択されて、入力レジスタ
AR又は入力レジスタBRに入力される。従つて、
メモリMEM１〜MEM３の何れかの読出データ
と外部拡張メモリMEM４の読出データとの演算
を行うことができ、入力レジスタAR，BRには
同時にデータをセツトできるので、演算処理を高
速化することができる。
又メモリMEM１，MEM２を１個のメモリと
みなしてデータの読出制御を行うことも可能であ
り、この場合は同一のアドレス信号を各メモリ
MEM１，MEM２に加えてアクセスすることに
なる。前述の如くメモリの各種の選択制御が可能
となるものである。
みなしてデータの読出制御を行うことも可能であ
り、この場合は同一のアドレス信号を各メモリ
MEM１，MEM２に加えてアクセスすることに
なる。前述の如くメモリの各種の選択制御が可能
となるものである。
発明の効果
以上説明したように、本発明は、命令レジスタ
IRにセツトされる命令コードに２個のアドレス
情報を含ませて、それぞれのアドレス情報をセツ
トする第１、第２のアドレス回路ADR１，ADR
２を設けたことにより、同時に２個のメモリに対
するアクセスを可能としている。
IRにセツトされる命令コードに２個のアドレス
情報を含ませて、それぞれのアドレス情報をセツ
トする第１、第２のアドレス回路ADR１，ADR
２を設けたことにより、同時に２個のメモリに対
するアクセスを可能としている。
又変数データを記憶した少なくとも２個の第
１、第２のメモリMEM１，MEM２と、定数デ
ータを記憶した少なくとも１個の第３のメモリ
MEM３とを設け、第３のメモリMEM３は第１
のアドレス回路ADR１からのアドレス情報によ
りアクセス可能とし、第２のメモリMEM２は第
２のアドレス回路ADR２からのアドレス情報に
よりアクセス可能とし、又第１のメモリMEM１
は第１のセレクタSEL１により第１、第２のアド
レス回路ADR１，ADR２からのアドレス情報を
選択してアクセス可能としたことにより、（変数
×変数）の演算の場合に、第１、第２のメモリ
MEM１，MEM２から２個の変数データを同時
に読出すことが可能となり、又（定数×変数）の
演算の場合は、第３のメモリMEM３から定数デ
ータを、又第１のセレクタSEL１により選択され
た第１或いは第２のメモリMEM１，MEM２か
ら変数データを同時に読出すことが可能となる。
１、第２のメモリMEM１，MEM２と、定数デ
ータを記憶した少なくとも１個の第３のメモリ
MEM３とを設け、第３のメモリMEM３は第１
のアドレス回路ADR１からのアドレス情報によ
りアクセス可能とし、第２のメモリMEM２は第
２のアドレス回路ADR２からのアドレス情報に
よりアクセス可能とし、又第１のメモリMEM１
は第１のセレクタSEL１により第１、第２のアド
レス回路ADR１，ADR２からのアドレス情報を
選択してアクセス可能としたことにより、（変数
×変数）の演算の場合に、第１、第２のメモリ
MEM１，MEM２から２個の変数データを同時
に読出すことが可能となり、又（定数×変数）の
演算の場合は、第３のメモリMEM３から定数デ
ータを、又第１のセレクタSEL１により選択され
た第１或いは第２のメモリMEM１，MEM２か
ら変数データを同時に読出すことが可能となる。
又第２、第３のセレクタSEL２，SEL３によ
り、第１、第２のメモリMEM１，MEM２から
読出したデータと、第３のメモリMEM３から読
出してデータバスDBを介したデータ或いは拡張
メモリMEM４やアキユムレータACC等からデー
タバスDBを介したデータとを選択して、第１、
第２の入力レジスタAR，BRに同時に入力する
ことができるから、演算回路ALUに於いて直ち
に第１、第２の入力レジスタAR，BRにセツト
されたデータ間の演算を行うことができることに
なり、命令レジスタIRにセツトされた命令コー
ドに従つた各種の演算を高速に実行することがで
きる利点がある。
り、第１、第２のメモリMEM１，MEM２から
読出したデータと、第３のメモリMEM３から読
出してデータバスDBを介したデータ或いは拡張
メモリMEM４やアキユムレータACC等からデー
タバスDBを介したデータとを選択して、第１、
第２の入力レジスタAR，BRに同時に入力する
ことができるから、演算回路ALUに於いて直ち
に第１、第２の入力レジスタAR，BRにセツト
されたデータ間の演算を行うことができることに
なり、命令レジスタIRにセツトされた命令コー
ドに従つた各種の演算を高速に実行することがで
きる利点がある。
第１図は従来のデイジタル信号処理回路のブロ
ツク図、第２図は第１図の動作説明図、第３図及
び第４図は従来の演算処理の説明用ブロツク図、
第５図は本発明の一実施例のブロツク図、第６図
は第５図の動作説明図、第７図は本発明の他の実
施例のブロツク図である。 IRは命令レジスタ、CNTは制御回路、DBは
データバス、ADR１，ADR２はアドレス回路、
MEM１〜MEM３はメモリ、MEM４は外部拡
張メモリ、SEL１〜SEL３はセレクタ、ALUは
演算回路、ACCはアキユムレータ、AR，BRは
入力レジスタである。
ツク図、第２図は第１図の動作説明図、第３図及
び第４図は従来の演算処理の説明用ブロツク図、
第５図は本発明の一実施例のブロツク図、第６図
は第５図の動作説明図、第７図は本発明の他の実
施例のブロツク図である。 IRは命令レジスタ、CNTは制御回路、DBは
データバス、ADR１，ADR２はアドレス回路、
MEM１〜MEM３はメモリ、MEM４は外部拡
張メモリ、SEL１〜SEL３はセレクタ、ALUは
演算回路、ACCはアキユムレータ、AR，BRは
入力レジスタである。
Claims (1)
- 【特許請求の範囲】 １ 命令コードに応じてメモリから読出したデー
タの演算を行うデイジタル信号処理回路に於い
て、 前記命令コードをセツトする命令レジスタと、 該命令レジスタにセツトされた命令コードに付
加されている２個のアドレス情報をそれぞれ入力
する第１、第２のアドレス回路と、 変数データを記憶した少なくとも２個の第１、
第２のメモリと、 定数データを記憶した少なくとも１個の第３の
メモリと、 少なくとも前記第１、第２、第３のメモリを接
続したデータバスと、 前記第１のアドレス回路からのアドレス情報に
より前記第３のメモリを直接アクセスし、前記第
２のアドレス回路からのアドレス情報により前記
第２のメモリを直接アクセスするように接続する
と共に前記第１、第２のアドレス回路からのアド
レス情報を選択して前記第１のメモリをアクセス
するように接続した第１のセレクタと、 第１、第２の入力レジスタからのデータの演算
を行う演算回路と、 前記データバスを介したデータと前記第１、第
２のメモリからの読出データとを選択可能である
と共に、変数データ間の演算時は、前記第１、第
２のメモリから読出された変数データをそれぞれ
選択して前記第１、第２の入力レジスタに入力
し、変数データと定数データとの間の演算時は、
前記第１、第２のメモリの何れか一方から読出さ
れた変数データと、前記第３のメモリから読出さ
れて前記データバスを介して転送された定数デー
タを選択して前記第１、第２の入力レジスタに入
力する第２、第３のセレクタと を備えたことを特徴とするデイジタル信号処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085309A JPS58201138A (ja) | 1982-05-20 | 1982-05-20 | デイジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085309A JPS58201138A (ja) | 1982-05-20 | 1982-05-20 | デイジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58201138A JPS58201138A (ja) | 1983-11-22 |
| JPH03652B2 true JPH03652B2 (ja) | 1991-01-08 |
Family
ID=13854994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085309A Granted JPS58201138A (ja) | 1982-05-20 | 1982-05-20 | デイジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201138A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721760B2 (ja) * | 1983-12-10 | 1995-03-08 | ソニー株式会社 | ディジタル演算回路 |
| JPS60140435A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 命令処理装置 |
| JPS61160142A (ja) * | 1984-12-29 | 1986-07-19 | Hitachi Ltd | デ−タ処理装置 |
-
1982
- 1982-05-20 JP JP57085309A patent/JPS58201138A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58201138A (ja) | 1983-11-22 |
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