JPH0793174A - 試験用命令ｒａｍ利用制御系付きデジタルシグナルプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、通信分野をはじめとして、音声・
画像処理等のディジタル信号をリアルタイム処理するた
めに用いられるデジタルシグナルプロセッサに関し、試
験用命令のために確保されている記憶領域についても、
効率の良い利用を行なえるようにすることを目的とす
る。 【構成】 デジタルシグナルプロセッサにおいて、デジ
タルシグナルプロセッサにおける諸動作を行なわせるた
めの命令プログラムを記憶する命令ＲＯＭ１３と、デジ
タルシグナルプロセッサの試験用命令を所要時に記憶す
べく設けられた試験用命令ＲＡＭ１２と、命令ＲＯＭ１
３からの信号および試験用命令ＲＡＭ１２からの信号の
いずれか一方を選択するセレクタ１４とをそなえ、試験
用命令ＲＡＭ１２に、デジタルシグナルプロセッサの試
験時以外においてデジタルシグナルプロセッサの記憶動
作を分担させる試験用命令ＲＡＭ利用制御系１００が付
設されるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信分野をはじめとし
て、音声・画像処理等のディジタル信号をリアルタイム
処理するために用いられるデジタルシグナルプロセッサ
（以下ＤＳＰと表記することもある）に関し、特にメモ
リを効率よく利用できるようにした、試験用命令ＲＡＭ
利用制御系付きデジタルシグナルプロセッサに関する。

【０００２】デジタルシグナルプロセッサは、リアルタ
イム信号処理を行なうべく開発されたもので、ハードウ
エア的に次のような特徴をそなえている。すなわち、並
列乗算器を持ち、乗算の高速処理が可能であり、全体の
高速性を追求した構成になっている。また、内部にＲＡ
Ｍ，ＲＯＭ更には入出力インターフェイス部分を内蔵し
ており、スタンドアロン方式で動作が可能である。

【０００３】

【従来の技術】このようなデジタルシグナルプロセッサ
（ＤＳＰ）の一例として、図１０〜図１２に示すような
ものが提供されており、図１０はＤＳＰの構成を摸式的
に示すブロック図、図１１はＤＳＰの要部の動作を説明
するためのブロック図、図１２はＤＳＰの動作を示すフ
ローチャートである。

【０００４】図１０に示すように、ＤＳＰは、プログラ
ム制御部１，命令デコード・シーケンス制御部２，Ｉ／
Ｏ部（入出力部）３，アドレス生成部４，メモリ部５，
演算部６をそなえており、各部がデータバス７を介して
接続されている。ここで、プログラム制御部１は、プロ
グラム制御を行なって、ＤＳＰ全体の動作状態を制御す
るもので、プログラムカウンタ１１，試験用命令ＲＡＭ
１２，命令ＲＯＭ１３，セレクタ１４，インストラクシ
ョンレジスタ（ＩＲ１，ＩＲ２）１５，１６をそなえて
構成されている。

【０００５】プログラムカウンタ１１はプログラムメモ
リワードをアドレス指定するもので、命令ＲＯＭ１３は
ＤＳＰにおける諸動作を行なわせるための命令プログラ
ム（命令プログラムコード）を記憶するもので、試験用
命令ＲＡＭ１２は、ＤＳＰに試験用諸動作を行なわせる
ための試験用命令プログラムやデータを、試験時に記憶
するもので、この試験用命令ＲＡＭ１２からの出力によ
り試験が行なわれるようになっている。

【０００６】セレクタ１４は、通常動作時には命令ＲＯ
Ｍ１３からの信号出力を選択し、試験時には試験用命令
ＲＡＭ１２からの信号出力を選択するもので、インスト
ラクションレジスタ１５，１６は、多サイクル命令や分
岐命令等において前のものを参照するためのもので、重
複して設けられている。命令デコード・シーケンス制御
部２はプログラム制御部１からのマイクロコードに対応
したデコード動作およびシーケンス制御動作を行なうも
のである。

【０００７】Ｉ／Ｏ部３は外部からのリアルタイム処理
を行なうべきシリアル入力を受けて、ＤＳＰによる所定
の処理を行ない、処理されたシリアル出力を行なうもの
で、シリアル入力インターフェイス３１，３２，シリア
ル出力インターフェイス３３，３４，ＤＭＡコントロー
ラ３５〜３８をそなえている。シリアル入力インターフ
ェイス３１，３２は処理すべきディジタル信号をシリア
ル入力で受けるもので、シリアル出力インターフェイス
３３，３４は処理されたディジタル信号をシリアル出力
するものであり、ＤＭＡコントローラ３５〜３８は命令
プログラムに関知せずにＩ／Ｏ部とメモリ間のデータ転
送を行なうための制御を行なうものである。

【０００８】アドレス生成部４はデータバス７を介しプ
ログラム制御部１や命令デコード・シーケンス制御部２
からの出力に対応したアドレスを生成し出力するもので
ある。メモリ部５は、データバス７を介しＩ／Ｏ部３か
らのデータや命令デコード・シーケンス制御部２からの
データ等を演算処理に供すべく記憶するもので、データ
ＲＡＭ５１，５２，データＲＯＭ５３をそなえている。

【０００９】各データＲＡＭ５１，５２は、演算部６に
おいて処理すべきデータをＩ／Ｏ部３から入力されて記
憶するものであり、２重転送処理時に対応すべく２面構
成をとって、並列に装備されている。データＲＯＭ５３
は演算部６において所定の演算処理に用いられる諸定数
等を記憶するものである。

【００１０】演算部６は、メモリ部５のデータに対しコ
ンボリューション演算等所定の信号処理演算を行ない、
その演算結果はメモリ部５およびデータバス７を介しＩ
／Ｏ部３から処理後の信号としてシリアル出力されるよ
うになっている。このために、この演算部６は、レジス
タ６１，６２，６４，６７〜６８，乗算器６３，算術論
理演算ユニット（Ａｒｉｔｈｍａｔｉｃ ａｎｄ Ｌｏ
ｇｉｃ Ｕｎｉｔ；以下 ＡＬＵと表記する）６５，シ
フトレジスタ６６，セレクタ６９をそなえて構成されて
いる。

【００１１】レジスタ６１，６２，６４，６７〜６８は
いずれも各演算のレジスタとして機能するものであり、
乗算器６３はＤＳＰとして要求される高速の乗算を行な
うもので、ＡＬＵ６５はレジスタ６１，６６の値に対し
算術論理演算を行なうもので、シフトレジスタ６６はシ
フト制御を行なうもので、セレクタ６９はレジスタ６
７，６８の値を選択的に出力するものである。

【００１２】このような構成において、ＤＳＰは、プロ
グラム制御部１の命令ＲＯＭ１３に格納された命令プロ
グラムコードを、命令デコード・シーケンス制御部２に
おいてデコードし、その結果として各ブロック３，４，
５，６に制御信号を与えることによって、データ転送、
演算、入出力等を実行する。

【００１３】

【発明が解決しようとする課題】ところで、上述のよう
なＤＳＰは１チップとして形成されているが、ＬＳＩの
外部ピンをできるだけ少なくし、パッケージを小さくす
るために試験用回路を内蔵している。この試験用回路を
用いた試験動作は、図１１，１２に示すようにして行な
われる。すなわち、外部ピンの接続により試験用命令Ｒ
ＡＭ１２へのシリアル入力を可能にするとともに、テス
ト設定１（ＴＥＳＴ設定１）信号を入力して、試験モー
ド設定１を行なう（ステップＳ１）。

【００１４】試験用命令プログラムコードは、Ｉ／Ｏ部
（Ｓ／Ｐ部：シリアル／パラレル変換部）３へシリアル
状態で入力され、クロックＣＬＫの同期によりパラレル
状態に変換され、ライトイネーブル信号ＷＥを入力し
て、試験用命令ＲＡＭ１２に読み込まれる（ステップＳ
２）。ついで、テスト設定２（ＴＥＳＴ設定２）信号の
セレクタ１４への入力を含めた試験モード設定２（ステ
ップＳ３）により、セレクタ１４が切り換えられ、試験
用命令ＲＡＭ１２に書き込まれた試験プログラムが実行
される（ステップＳ４）。

【００１５】この実行はプログラムカウンタ１１により
管理され、インストラクションレジスタ１５，１６を介
して行なわれる。ここで、試験用命令ＲＡＭ１２につい
て考えると、パッケージを小さくするため製造時に内蔵
されるものの、試験時以外には使用されない。すなわ
ち、通常使用時においては利用されない記憶領域が、Ｄ
ＳＰチップ内に存在し、記憶領域が効率よく利用されて
いないという課題がある。

【００１６】本発明は、このような課題に鑑み創案され
たもので、試験用命令のために確保されている記憶領域
についても、効率の良い利用を行なえるようにした、試
験用命令ＲＡＭ利用制御系付きデジタルシグナルプロセ
ッサを提供することを目的とする。

【００１７】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１２はＤＳＰ内の試験用
命令ＲＡＭで、この試験用命令ＲＡＭ１２はＤＳＰの試
験用命令を所要時に記憶するものである。１３は命令Ｒ
ＯＭで、この命令ＲＯＭ１３はＤＳＰにおける諸動作を
行なわせるための命令プログラムを記憶するものであ
る。

【００１８】１４はセレクタで、このセレクタ１４は命
令ＲＯＭ１３からの信号および試験用命令ＲＡＭ１２か
らの信号のいずれか一方を選択するものである。１００
は試験用命令ＲＡＭ利用制御系で、この試験用命令ＲＡ
Ｍ利用制御系１００はＤＳＰの試験時以外においてＤＳ
Ｐの記憶動作を分担させる動作を行なうもので、この試
験用命令ＲＡＭ利用制御系１００は、例えば試験用命令
ＲＡＭ１２をＤＳＰの定数テーブル領域として利用した
り、試験用命令ＲＡＭ１２をＤＳＰのデータＲＡＭ拡張
領域として利用したり、試験用命令ＲＡＭ１２をＤＳＰ
のスタック用メモリとして利用したり、試験用命令ＲＡ
Ｍ１２をＤＳＰの命令ＲＯＭ１３の拡張領域として利用
したりする。

【００１９】

【作用】上述の本発明の試験用命令ＲＡＭ利用制御系付
きデジタルシグナルプロセッサでは、試験用命令ＲＡＭ
１２がＤＳＰの試験用命令を所要時に記憶し、ＤＳＰの
試験時においては、セレクタ１４により試験用命令ＲＡ
Ｍ１２からの信号によるシーケンス制御接続状態に切り
換えられる。

【００２０】そして、ＤＳＰの試験時以外においては、
試験用命令ＲＡＭ１２が試験用命令ＲＡＭ利用制御系１
００によりＤＳＰの記憶動作を分担する。また、ＤＳＰ
の試験時以外においては、試験用命令ＲＡＭ１２が試験
用命令ＲＡＭ利用制御系１００により、ＤＳＰの定数テ
ーブル領域として記憶動作を分担したり、ＤＳＰのデー
タＲＡＭ拡張領域１０２として記憶動作を分担したり、
ＤＳＰのスタック用メモリ１０３として記憶動作を分担
したり、ＤＳＰの命令ＲＯＭ１３の拡張領域１０４とし
て記憶動作を分担したりする。

【００２１】

【実施例】以下、図面を参照して本発明の実施例を説明
する。 （ａ）第１実施例の説明 図２，図３は本発明の第１実施例を示すもので、図２は
ＤＳＰのプログラム制御部，Ｉ／Ｏ部を示す要部ブロッ
ク図、図３はデータメモリマップを示す摸式図であり、
これらの図に示す以外の部分は従来例とほぼ同様に構成
されている。

【００２２】さて、本実施例にかかるＤＳＰも、従来の
ものと同様に、プログラム制御部，命令デコード・シー
ケンス制御部，Ｉ／Ｏ部，アドレス生成部，メモリ部，
演算部をそなえており、各部がデータバスを介して接続
されている。そして、本ＤＳＰでは、プログラム制御部
以外の構成は、従来のものとほぼ同様である。このた
め、以下においては、プログラム制御部の構成を中心に
説明する。

【００２３】さて、本ＤＳＰにおけるプログラム制御部
も、プログラム制御を行なって、ＤＳＰ全体の動作状態
を制御するもので、このために、図２に示すように、こ
のプログラム制御部１は、プログラムカウンタ１１，試
験用命令ＲＡＭ１２，命令ＲＯＭ１３，セレクタ１４，
インストラクションレジスタ１５，１６をそなえている
が、その他、試験用命令ＲＡＭ１２をＤＳＰの定数テー
ブル領域として利用すべく、試験用命令ＲＡＭ利用制御
系１００をそなえている。

【００２４】なお、上記のプログラムカウンタ１１，命
令ＲＯＭ１３，セレクタ１４，インストラクションレジ
スタ１５，１６については従来のものと同様のものであ
るので、その説明は省略する。ここで、試験用命令ＲＡ
Ｍ利用制御系１００は、ＤＳＰの試験時以外においてＤ
ＳＰの記憶動作を分担させて、試験用命令ＲＡＭ１２を
ＤＳＰの定数テーブル領域として利用させるようにする
動作を行なうもので、このために、この試験用命令ＲＡ
Ｍ利用制御系１００は、ＤＳＰの定数テーブル領域１０
１，アドレス生成部１１１，セレクタ１１２等をそなえ
て構成される。

【００２５】ＤＳＰの定数テーブル領域１０１は、ＤＳ
Ｐの定数情報を記憶しておく領域で、試験用命令ＲＡＭ
１２がこの試験用命令ＲＡＭ利用制御系１００において
利用される。そして、例えばこの領域１０１は、試験用
命令ＲＡＭ１２の２０００番地以降（図３参照）に配設
される。アドレス生成部１１１は、試験時以外の通常モ
ード時において、定数の使用に際し例えば２０００番地
以降の所要番地を生成するもので、元来設けられている
アドレス生成部４がこのアドレス生成部１１１を兼用し
ている。

【００２６】セレクタ１１２は、外部よりＴＥＳＴ設定
信号を受けることにより切り換えられ、アドレス生成部
１１１からのアドレス出力を有効にする動作を行なうも
のである。なお、試験時においては、セレクタ１１２は
プログラムカウンタ１１からのアドレス出力を有効にす
る動作を行なう。なお、試験用命令ＲＡＭ１２への外部
入力（シリアル信号，クロックＣＬＫ）はＳ／Ｐ部３を
介して試験用命令ＲＡＭ１２へ供給されるようになって
いる。

【００２７】このような構成により、試験時以外の通常
モード時においては、セレクタ１１２を介し、プログラ
ムカウンタ１１からのアドレス出力による通常動作が行
なわれる。そして、定数の使用に際しては、アドレス生
成部１１１において生成された２０００番地以降の所定
番地からの読み出しが、試験用命令ＲＡＭ１２から行な
われ、データ出力がデータバスを通じて行なわれて、デ
ィジタル信号処理が試験用命令ＲＡＭ利用制御系１００
の定数テーブル領域１０１を利用して行なわれる。

【００２８】一方、試験時においては、外部よりＴＥＳ
Ｔ設定信号を受けることによりセレクタ１１２が切り換
えられ、Ｓ／Ｐ部３を介し試験用命令ＲＡＭ１２に試験
用命令プログラムコードが読み込まれるとともに、試験
用命令ＲＡＭ１２内の試験命令動作がプログラムカウン
タ１１の動作に伴って行なわれ、試験用命令ＲＡＭ１２
が本来の動作を円滑に行なう。

【００２９】このようにして、試験用命令ＲＡＭ１２
が、通常モード時においても試験用命令ＲＡＭ利用制御
系１００の定数テーブル領域１０１として利用されるよ
うになり、試験用命令ＲＡＭ１２が試験時であるかどう
かにかかわらず常時使用されるようになって、効率良く
記憶領域が使用されるようになる。 （ｂ）第２実施例の説明 図４，図５は本発明の第２実施例を示すもので、図４は
ＤＳＰのプログラム制御部，Ｉ／Ｏ部を示す要部ブロッ
ク図、図５はデータメモリマップを示す摸式図であり、
これらの図に示す以外の部分は従来例とほぼ同様に構成
されている。

【００３０】すなわち、本実施例にかかるＤＳＰも、従
来のものと同様に、プログラム制御部，命令デコード・
シーケンス制御部，Ｉ／Ｏ部，アドレス生成部，メモリ
部，演算部をそなえており、各部がデータバスを介して
接続されている。そして、本ＤＳＰでも、プログラム制
御部以外の構成は、従来のものとほぼ同様である。この
ため、以下においては、プログラム制御部の構成を中心
に説明する。

【００３１】本実施例にかかるＤＳＰにおけるプログラ
ム制御部も、プログラム制御を行なって、ＤＳＰ全体の
動作状態を制御するものであり、このために、図４に示
すように、このプログラム制御部１は、プログラムカウ
ンタ１１，試験用命令ＲＡＭ１２，命令ＲＯＭ１３，セ
レクタ１４，インストラクションレジスタ１５，１６を
そなえているが、その他、この実施例においては、試験
用命令ＲＡＭ１２をＤＳＰのデータＲＡＭ拡張領域とし
て利用すべく、試験用命令ＲＡＭ利用制御系１００をそ
なえている。

【００３２】なお、本実施例においても、上記のプログ
ラムカウンタ１１，命令ＲＯＭ１３，セレクタ１４，イ
ンストラクションレジスタ１５，１６については従来の
ものと同様のものであるので、その説明は省略する。こ
こで、試験用命令ＲＡＭ利用制御系１００は、ＤＳＰの
試験時以外においてＤＳＰの記憶動作を分担させて、試
験用命令ＲＡＭ１２をＤＳＰのデータＲＡＭ拡張領域と
して利用させるようにする動作を行なうもので、このた
めに、この試験用命令ＲＡＭ利用制御系１００は、ＤＳ
ＰのデータＲＡＭ拡張領域１０２，アドレス生成部１２
１，セレクタ１２２，１２３，１２４等をそなえて構成
される。

【００３３】ＤＳＰのデータＲＡＭ拡張領域１０２は、
ＤＳＰのデータＲＡＭ拡張部分として機能する領域で、
試験用命令ＲＡＭ１２がこの試験用命令ＲＡＭ利用制御
系１００において利用される。そして、例えばこの領域
１０１は、試験用命令ＲＡＭ１２の２０００番地以降
（図５参照）に配設される。アドレス生成部１２１は、
試験時以外の通常モード時において、データの読み書き
に際し、通常のデータＲＡＭ５１，５２を超えてＲＡＭ
領域を使用する場合に２０００番地以降の所要番地を生
成するもので、元来設けられているアドレス生成部４が
このアドレス生成部１２１を兼用している。

【００３４】セレクタ１２２は、外部からのＴＥＳＴ設
定信号を受けることにより切り換えられ、試験時以外の
通常モード時において、アドレス生成部１２１からのア
ドレス出力を有効にし、データＲＡＭ拡張領域１０２か
らのデータ出力動作を行なう一方、試験時においては、
プログラムカウンタ１１からのアドレス出力を有効にす
る動作を行なうものである。

【００３５】セレクタ１２３は、上記ＴＥＳＴ設定信号
を受けることにより切り換えられ、試験時以外の通常モ
ード時において、データＲＡＭ拡張領域１０２へのデー
タ書き込みを有効にする動作を行なう一方、試験時にお
いて、Ｓ／Ｐ部３を介しての試験用命令プログラムの試
験用命令ＲＡＭ１２への書き込みを有効にする動作を行
なうものである。

【００３６】セレクタ１２４は、ライトイネーブル信号
ＷＥと命令デコード・シーケンス制御部２からの制御信
号とのいずれかを選択する動作を行なうものである。す
なわち、試験時以外の通常モード時においては、命令デ
コード・シーケンス制御部２からの制御信号により、デ
ータＲＡＭ拡張領域１０２へのデータ読み書きを有効に
する動作を行なう一方、試験時においては、ライトイネ
ーブル信号ＷＥにより試験用命令プログラムの試験用命
令ＲＡＭ１２への書き込みを有効にする動作を行なう。

【００３７】なお、この実施例においても、試験用命令
ＲＡＭ１２への外部入力（シリアル信号，クロックＣＬ
Ｋ）は、Ｓ／Ｐ部３を介して試験用命令ＲＡＭ１２へ供
給されるようになっている。このような構成により、試
験時以外の通常モード時においては、セレクタ１２２を
介し、プログラムカウンタ１１からのアドレス出力によ
る通常動作が行なわれる。そして、データの読み書きに
際し、通常のデータＲＡＭ５１，５２を超えてＲＡＭ領
域を使用する場合に、２０００番地以降の所要番地がア
ドレス生成部１２１において生成され、生成された２０
００番地以降の所定番地での読み書きが行なわれる。す
なわち、データの読み書きが試験用命令ＲＡＭ１２から
データバスを通じても行なわれて、ディジタル信号処理
が試験用命令ＲＡＭ利用制御系１００のデータＲＡＭ拡
張領域１０２を利用して行なわれるのである。

【００３８】一方、試験時においては、外部からのＴＥ
ＳＴ設定信号を受けることにより、セレクタ１２２，１
２３，１２４が切り換えられ、Ｓ／Ｐ部３を介し試験用
命令ＲＡＭ１２に試験用命令プログラムコードが読み込
まれるとともに、試験用命令ＲＡＭ１２内の試験命令動
作がプログラムカウンタ１１の動作に伴って行なわれ、
試験用命令ＲＡＭ１２が本来の動作を円滑に行なう。

【００３９】このようにして、試験用命令ＲＡＭ１２
が、通常モード時においても試験用命令ＲＡＭ利用制御
系１００のデータＲＡＭ拡張領域１０２として利用され
るようになり、試験用命令ＲＡＭ１２が試験時であるか
どうかにかかわらず常時使用されるようになって、効率
良く記憶領域が使用されるようになる。 （ｃ）第３実施例の説明 図６，図７は本発明の第３実施例を示すもので、図６は
ＤＳＰのプログラム制御部，Ｉ／Ｏ部を示す要部ブロッ
ク図、図７はスタック用メモリ構成を示す摸式図であ
り、これらの図に示す以外の部分は従来例とほぼ同様に
構成される。

【００４０】すなわち、本実施例にかかるＤＳＰも、従
来のものと同様に、プログラム制御部，命令デコード・
シーケンス制御部，Ｉ／Ｏ部，アドレス生成部，メモリ
部，演算部をそなえており、各部がデータバスを介して
接続されている。そして、本ＤＳＰでも、プログラム制
御部以外の構成は、従来のものとほぼ同様である。この
ため、以下においては、プログラム制御部の構成を中心
に説明する。

【００４１】また、本実施例にかかるＤＳＰにおけるプ
ログラム制御部も、プログラム制御を行なって、ＤＳＰ
全体の動作状態を制御するものであり、このために、図
６に示すように、このプログラム制御部１は、プログラ
ムカウンタ１１，試験用命令ＲＡＭ１２，命令ＲＯＭ１
３，セレクタ１４，インストラクションレジスタ１５，
１６をそなえているが、その他、この実施例において
は、試験用命令ＲＡＭ１２をＤＳＰのスタック用メモリ
として利用すべく、試験用命令ＲＡＭ利用制御系１００
をそなえている。

【００４２】なお、本実施例においても、上記のプログ
ラムカウンタ１１，命令ＲＯＭ１３，セレクタ１４，イ
ンストラクションレジスタ１５，１６については従来の
ものと同様のものであるので、その説明は省略する。こ
こで、試験用命令ＲＡＭ利用制御系１００は、ＤＳＰの
試験時以外においてＤＳＰの記憶動作を分担させて、試
験用命令ＲＡＭ１２をＤＳＰのスタック用メモリとして
利用させるようにする動作を行なうもので、このため
に、この試験用命令ＲＡＭ利用制御系１００は、ＤＳＰ
のスタック用メモリ１０３，セレクタ１３１，１３２，
１３３等をそなえて構成される。

【００４３】ＤＳＰのスタック用メモリ１０３は、図７
に示すように、アドレス０〜ｎの分岐先が記憶されるよ
うに構成され、試験用命令ＲＡＭ利用制御系１００にお
いて試験用命令ＲＡＭ１２がこのスタック用メモリ１０
３として利用される。セレクタ１３１は、外部からのＴ
ＥＳＴ設定信号を受けることにより切り換えられ、試験
時以外の通常モード時において、命令デコード・シーケ
ンス制御部２からのアドレス入力を有効にし、プログラ
ムカウンタ１１からの値をデータとするスタック用メモ
リ１０３への分岐先データ入力を行なわせる動作を行な
うものである。

【００４４】これにより、サブルーチンへ分岐する直前
のプログラムカウンタ値が試験用命令ＲＡＭ１２（スタ
ック用メモリ１０３）に書き込まれ、サブルーチンから
復帰する場合に、そのプログラムカウンタ値が試験用命
令ＲＡＭ１２（スタック用メモリ１０３）から読み出さ
れて、プログラムカウンタ１１にロードされる。そし
て、サブルーチン分岐した先で、さらにサブルーチン分
岐する時は、試験用命令ＲＡＭ１２（スタック用メモリ
１０３）の次のアドレスにプログラムカウンタ値が書き
込まれるので、試験用命令ＲＡＭ１２のアドレス分だけ
サブルーチンの多重化が可能になる。なお、試験時にお
いては、セレクタ１３１はプログラムカウンタ１１から
の通常のアドレス出力を有効にする動作を行なう。

【００４５】セレクタ１３２は、上記ＴＥＳＴ設定信号
を受けることにより切り換えられ、試験時以外の通常モ
ード時において、プログラムカウンタ１１によるスタッ
ク用メモリ１０３の読み書きを有効にする動作を行なう
ものである。なお、試験時において、セレクタ１３２
は、Ｓ／Ｐ部３を介しての試験用命令プログラムの試験
用命令ＲＡＭ１２への書き込みを有効にする動作を行な
う。

【００４６】セレクタ１３３は、ライトイネーブル信号
ＷＥと命令デコード・シーケンス制御部２からの制御信
号とのいずれかを選択する動作を行なうものである。す
なわち、試験時以外の通常モード時においては、命令デ
コード・シーケンス制御部２からの制御信号により、ス
タック用メモリ１０３へのデータ読み書きを有効にする
動作を行なう。また、試験時において、セレクタ１３３
は、ライトイネーブル信号ＷＥにより試験用命令プログ
ラムの試験用命令ＲＡＭ１２への書き込みを有効にする
動作を行なう。

【００４７】このような構成により、試験時以外の通常
モード時においては、セレクタ１３１を介し、プログラ
ムカウンタ１１からのアドレス出力による通常動作が行
なわれる。そして、サブルーチンへの分岐命令が実行さ
れた時、プログラムカウンタ値を退避しておくスタック
用メモリ１０３として試験用命令ＲＡＭ１２が機能す
る。すなわち、命令デコード・シーケンス制御部２から
のアドレス入力がセレクタ１３１の切り換えにより有効
になり、プログラムカウンタ１１からの値がデータとし
てスタック用メモリ１０３へ入力される。これにより、
サブルーチンへ分岐する直前のプログラムカウンタ値が
試験用命令ＲＡＭ１２（スタック用メモリ１０３）に書
き込まれ、サブルーチンから復帰する場合に、そのプロ
グラムカウンタ値が試験用命令ＲＡＭ１２（スタック用
メモリ１０３）から読み出されて、プログラムカウンタ
１１にロードされる。そして、サブルーチン分岐した先
で、さらにサブルーチン分岐する時は、試験用命令ＲＡ
Ｍ１２（スタック用メモリ１０３）の次のアドレスにプ
ログラムカウンタ値が書き込まれ、試験用命令ＲＡＭ１
２のアドレス分だけサブルーチンの多重化が可能にな
る。なお、試験時においては、セレクタ１３１の切り換
えによりはプログラムカウンタ１１からの通常のアドレ
ス出力が有効になる。

【００４８】そして、ＴＥＳＴ設定信号を受けることに
より、セレクタ１３１，１３２，１３３が切り換えら
れ、Ｓ／Ｐ部３を介し試験用命令ＲＡＭ１２に試験用命
令プログラムコードが読み込まれるとともに、試験用命
令ＲＡＭ１２内の試験命令動作がプログラムカウンタ１
１の動作に伴って行なわれ、試験用命令ＲＡＭ１２が本
来の動作を円滑に行なう。

【００４９】このようにして、試験用命令ＲＡＭ１２
が、通常モード時においても試験用命令ＲＡＭ利用制御
系１００のスタック用メモリ１０３として利用されるよ
うになり、試験用命令ＲＡＭ１２が試験時であるかどう
かにかかわらず常時使用されるようになって、効率良く
記憶領域が使用されるようになる。 （ｄ）第４実施例の説明 図８，図９は本発明の第４実施例を示すもので、図８は
ＤＳＰのプログラム制御部，Ｉ／Ｏ部を示す要部ブロッ
ク図、図９はプログラムメモリマップを示す摸式図であ
り、これらの図に示す以外の部分は従来例とほぼ同様に
構成されている。

【００５０】すなわち、本実施例にかかるＤＳＰも、従
来のものと同様に、プログラム制御部，命令デコード・
シーケンス制御部，Ｉ／Ｏ部，アドレス生成部，メモリ
部，演算部をそなえており、各部がデータバスを介して
接続されている。そして、本ＤＳＰでも、プログラム制
御部以外の構成は、従来のものとほぼ同様である。この
ため、以下においては、プログラム制御部の構成を中心
に説明する。

【００５１】また、本実施例にかかるＤＳＰにおけるプ
ログラム制御部も、プログラム制御を行なって、ＤＳＰ
全体の動作状態を制御するものであり、このために、図
８に示すように、このプログラム制御部１は、プログラ
ムカウンタ１１，試験用命令ＲＡＭ１２，命令ＲＯＭ１
３，セレクタ１４，インストラクションレジスタ１５，
１６をそなえているが、その他、この実施例において
は、試験用命令ＲＡＭ１２をＤＳＰの命令ＲＯＭの拡張
領域として利用すべく、試験用命令ＲＡＭ利用制御系１
００をそなえている。

【００５２】なお、本実施例においても、上記のプログ
ラムカウンタ１１，命令ＲＯＭ１３，セレクタ１４，イ
ンストラクションレジスタ１５，１６については従来の
ものと同様のものであるので、その説明は省略する。こ
こで、試験用命令ＲＡＭ利用制御系１００は、ＤＳＰの
試験時以外においてＤＳＰの記憶動作を分担させて、試
験用命令ＲＡＭ１２をＤＳＰの命令ＲＯＭの拡張領域と
して利用させるようにする動作を行なうもので、このた
めに、この試験用命令ＲＡＭ利用制御系１００は、ＤＳ
Ｐの命令ＲＯＭ１３の拡張領域１０４，セレクタ１４
１，アドレス調整部１４２，ＯＲ回路１４３等をそなえ
て構成される。

【００５３】まず、命令ＲＯＭ１３の拡張領域１０４
は、例えば図９に示すように、プログラムアドレスの２
０００番地以降に配設されており、試験用命令ＲＡＭ１
２が試験用命令ＲＡＭ利用制御系１００において利用さ
れる。アドレス調整部１４２は、試験時以外の通常モー
ド時において、２０００番地以降の所要番地に設定され
た所定のプログラムの実行に際し、所要のアドレスに調
整する動作を行なうものである。

【００５４】セレクタ１４１は、外部からのＴＥＳＴ設
定信号を受けることにより切り換えられ、アドレス調整
部１４２からのアドレス出力を有効にする動作を行なう
一方、試験時においては、プログラムカウンタ１１から
のアドレス出力を有効にする動作を行なうものである。
ＯＲ回路１４３は、アドレス調整部１４２の調整により
試験用命令ＲＡＭ１２が命令ＲＯＭ１３の拡張領域１０
４として利用される場合と、ＴＥＳＴ設定入力が行なわ
れた場合との双方において、命令ＲＯＭ１３の拡張領域
１０４（試験用命令ＲＡＭ１２）からインストラクショ
ンレジスタ１５への出力を有効にする動作を、セレクタ
１４に行なわせるべく設けられたものである。

【００５５】このような構成により、試験時以外の通常
モード時においては、セレクタ１４１を介し、プログラ
ムカウンタ１１からのアドレス出力による通常動作が行
なわれる。そして、２０００番地以降のプログラムアド
レスについては、アドレス調整部１４２において調整さ
れた２０００番地以降の所定番地からの読み出しが、試
験用命令ＲＡＭ１２（命令ＲＯＭ１３の拡張領域１０
４）から行なわれ、データ出力がデータバスを通じて行
なわれて、ディジタル信号処理が試験用命令ＲＡＭ利用
制御系１００の定数テーブル領域１０１を利用して行な
われる。

【００５６】一方、試験時においては、ＴＥＳＴ設定信
号を受けることによりセレクタ１４１が切り換えられ、
Ｓ／Ｐ部３を介し試験用命令ＲＡＭ１２に試験用命令プ
ログラムコードが読み込まれるとともに、試験用命令Ｒ
ＡＭ１２内の試験命令動作がプログラムカウンタ１１の
動作に伴って行なわれ、試験用命令ＲＡＭ１２が本来の
動作を円滑に行なう。

【００５７】このようにして、試験用命令ＲＡＭ１２
が、通常モード時においても命令ＲＯＭ１３の拡張領域
１０４として利用されるようになり、試験用命令ＲＡＭ
１２が試験時であるかどうかにかかわらず常時使用され
るようになって、効率良く記憶領域が使用されるように
なる。

【００５８】

【発明の効果】以上詳述したように、本発明の試験用命
令ＲＡＭ利用制御系付きデジタルシグナルプロセッサに
よれば、試験用命令ＲＡＭが、通常使用時に、定数テー
ブル領域として利用されたり、データＲＡＭ拡張領域と
して利用されたり、スタック用メモリとして利用された
り、命令ＲＯＭの拡張領域として利用されたりすること
により、試験時であるかどうかにかかわらず常時使用さ
れるようになり、その結果、効率よく記憶領域が使用さ
れるようになって、コストダウンがはかられるととも
に、ＬＳＩチップの小型化にも寄与する利点が得られ
る。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の第１実施例の要部ブロック図である。

【図３】本発明の第１実施例にかかるデータメモリマッ
プを示す摸式図である。

【図４】本発明の第２実施例の要部ブロック図である。

【図５】本発明の第２実施例にかかるデータメモリマッ
プを示す摸式図である。

【図６】本発明の第３実施例の要部ブロック図である。

【図７】本発明の第３実施例にかかるスタック用メモリ
構成を示す摸式図である。

【図８】本発明の第４実施例の要部ブロック図である。

【図９】本発明の第４実施例にかかるプログラムメモリ
マップを示す摸式図である。

【図１０】従来例の構成を摸式的に示すブロック図であ
る。

【図１１】従来例の要部ブロック図である。

【図１２】従来例の要部の動作を説明するためのフロー
チャートである。

【符号の説明】

１ プログラム制御部 ２ 命令デコード・シーケンス制御部 ３ Ｉ／Ｏ部 ４ アドレス生成部 ５ メモリ部 ６ 演算部 ７ データバス １１ プログラムカウンタ １２ 試験用命令ＲＡＭ １３ 命令ＲＯＭ １４ セレクタ １５，１６ インストラクションレジスタ ３１，３２ シリアル入力インターフェイス ３３，３４ シリアル出力インターフェイス ３５〜３８ ＤＭＡコントローラ ５１，５２ データＲＡＭ ５３ データＲＯＭ ６１，６２ レジスタ ６３ 乗算器 ６４ レジスタ ６５ 算術論理演算ユニット（ＡＬＵ） ６６ シフトレジスタ ６７〜６９ レジスタ １００ 試験用命令ＲＡＭ利用制御系 １０１ 定数テーブル領域 １０２ データＲＡＭ拡張領域 １０３ スタック用メモリ １０４ 命令ＲＯＭの拡張領域 １１１ アドレス生成部 １１２ セレクタ １２１ アドレス生成部 １２２〜１２４，１３１〜１３３，１４１ セレクタ １４２ アドレス調整部 １４３ ＯＲ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 デジタルシグナルプロセッサにおいて、 該デジタルシグナルプロセッサにおける諸動作を行なわ
   せるための命令プログラムを記憶する命令ＲＯＭ（１
   ３）と、 該デジタルシグナルプロセッサの試験用命令を所要時に
   記憶すべく設けられた試験用命令ＲＡＭ（１２）と、 該命令ＲＯＭ（１３）からの信号および該試験用命令Ｒ
   ＡＭ（１２）からの信号のいずれか一方を選択するセレ
   クタ（１４）とをそなえ、 上記試験用命令ＲＡＭ（１２）に、上記デジタルシグナ
   ルプロセッサの試験時以外において上記デジタルシグナ
   ルプロセッサの記憶動作を分担させる試験用命令ＲＡＭ
   利用制御系（１００）が付設されたことを特徴とする、
   試験用命令ＲＡＭ利用制御系付きデジタルシグナルプロ
   セッサ。
2. 【請求項２】 該試験用命令ＲＡＭ利用制御系（１０
   ０）が、上記試験用命令ＲＡＭ（１２）を上記デジタル
   シグナルプロセッサの定数テーブル領域（１０１）とし
   て利用すべく構成されたことを特徴とする、請求項１記
   載の試験用命令ＲＡＭ利用制御系付きデジタルシグナル
   プロセッサ。
3. 【請求項３】 該試験用命令ＲＡＭ利用制御系（１０
   ０）が、上記試験用命令ＲＡＭ（１２）を上記デジタル
   シグナルプロセッサのデータＲＡＭ拡張領域（１０２）
   として利用すべく構成されたことを特徴とする、請求項
   １記載の試験用命令ＲＡＭ利用制御系付きデジタルシグ
   ナルプロセッサ。
4. 【請求項４】 該試験用命令ＲＡＭ利用制御系（１０
   ０）が、上記試験用命令ＲＡＭ（１２）を上記デジタル
   シグナルプロセッサのスタック用メモリ（１０３）とし
   て利用すべく構成されたことを特徴とする、請求項１記
   載の試験用命令ＲＡＭ利用制御系付きデジタルシグナル
   プロセッサ。
5. 【請求項５】 該試験用命令ＲＡＭ利用制御系（１０
   ０）が、上記試験用命令ＲＡＭ（１２）を上記命令ＲＯ
   Ｍ（１３）の拡張領域（１０４）として利用すべく構成
   されたことを特徴とする、請求項１記載の試験用命令Ｒ
   ＡＭ利用制御系付きデジタルシグナルプロセッサ。