JPS6031652A - Ｒｏｍ内蔵マイクロコンピュ−タ - Google Patents
Ｒｏｍ内蔵マイクロコンピュ−タInfo
- Publication number
- JPS6031652A JPS6031652A JP58140827A JP14082783A JPS6031652A JP S6031652 A JPS6031652 A JP S6031652A JP 58140827 A JP58140827 A JP 58140827A JP 14082783 A JP14082783 A JP 14082783A JP S6031652 A JPS6031652 A JP S6031652A
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- rom
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- jump
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＲＯＭを内蔵したマイクロコンピュータに関し
、とくにダイナミックＢＴスクリーニング効果を達成す
るＲＯＭ内蔵］チップマイクロコンピュータに関するも
のである。
、とくにダイナミックＢＴスクリーニング効果を達成す
るＲＯＭ内蔵］チップマイクロコンピュータに関するも
のである。
従来この種の１チツプマイクロコンピユータのＢＴスク
リーニング（バイアステンバラチャｍ：温度電圧印加ス
クリーニング）法はス４ ＋ ノー・々ＢＴスクリーニ
ングと呼ばれる方法と、ダイナミックＢＴスクリーニン
グと呼ばれる方法が有る。
リーニング（バイアステンバラチャｍ：温度電圧印加ス
クリーニング）法はス４ ＋ ノー・々ＢＴスクリーニ
ングと呼ばれる方法と、ダイナミックＢＴスクリーニン
グと呼ばれる方法が有る。
スタティックＢＴスクリーニングはデバイスは動作させ
ずに電源電圧のみ供給し高温状態で放置するものである
。しかしこの方法ではデバイスが非動作状態のためほと
んどの信号線に電圧が印加されず小さなりＴスクリーニ
ング効果しか得られ人いという欠点がある。一方、ダイ
ナミックＢＴスクリーニングは外部から信号をデバイス
に供給しデバイスを動作させながら高温状態に放置し、
内部信号線に電９圧が時々印加される様にしてＢＴスク
リーニング効果を高めたものであるが、デバイスに供給
する信号を発生させるためのＢＴ装置が非常に高価であ
った。
ずに電源電圧のみ供給し高温状態で放置するものである
。しかしこの方法ではデバイスが非動作状態のためほと
んどの信号線に電圧が印加されず小さなりＴスクリーニ
ング効果しか得られ人いという欠点がある。一方、ダイ
ナミックＢＴスクリーニングは外部から信号をデバイス
に供給しデバイスを動作させながら高温状態に放置し、
内部信号線に電９圧が時々印加される様にしてＢＴスク
リーニング効果を高めたものであるが、デバイスに供給
する信号を発生させるためのＢＴ装置が非常に高価であ
った。
本発明は高価々ダイナミックＢＴスクリーニング装置を
使用せずにＢＴスクリーニング効果を高める機能を有す
る１チツプマイクロコンピユータを提供することを目的
とするものである。
使用せずにＢＴスクリーニング効果を高める機能を有す
る１チツプマイクロコンピユータを提供することを目的
とするものである。
本発明はＲＯＭ内蔵１チツプマイクロコンビーータにお
いて、内蔵ＲＯＭに格納された命令群を順次連続に実行
する機能を付加する事により、ＢＴススクリーニング時
は外部からクロック信号を印加するだけでダイナミック
ＢＴと同等のＢＴスクリーニング効果が得られる１チツ
プマイクロコンピユータが得られる。
いて、内蔵ＲＯＭに格納された命令群を順次連続に実行
する機能を付加する事により、ＢＴススクリーニング時
は外部からクロック信号を印加するだけでダイナミック
ＢＴと同等のＢＴスクリーニング効果が得られる１チツ
プマイクロコンピユータが得られる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例によるＲ、ＯＭ内＆１チップ
マイクロコンピュータの機能ブロック構成図である。第
１図を参照するとＣＰＵ部ｌ。
マイクロコンピュータの機能ブロック構成図である。第
１図を参照するとＣＰＵ部ｌ。
ＲＯＭ部２ 、ＲＡＭ部３．入出力部４が内部データバ
ス５によって接続されている。つまりＲＯＭ部２に格納
された命令が内部データバスを通ってＣＰＵ部に転送さ
れ、その命令によってＣＰＵ部が動作するように構成し
て（・る。
ス５によって接続されている。つまりＲＯＭ部２に格納
された命令が内部データバスを通ってＣＰＵ部に転送さ
れ、その命令によってＣＰＵ部が動作するように構成し
て（・る。
本実施例の様なＲＯＭ内蔵１チツプマイクロコンピユー
タにおいて、ＢＴスクリーニング効果を高める手段とし
て外部よりクロック信号を印加し、内ｊ９ＲＯＭに格納
された命令群をＣＰＵ部で順次実行さぜ内部回路を動作
状態にさせることができるが、通常はＲＯＭ部に格納さ
れた命令群の中にジャンプ命令が多く存在し、クロック
信号だけを印加した内部ＲＯＭ動作モードではＲＯＭ部
の特定アドレスをループし、限られた命令しか実行しな
（・場合がほとんどである。従ってＢＴスクリーニング
効果も当然低くなる。
タにおいて、ＢＴスクリーニング効果を高める手段とし
て外部よりクロック信号を印加し、内ｊ９ＲＯＭに格納
された命令群をＣＰＵ部で順次実行さぜ内部回路を動作
状態にさせることができるが、通常はＲＯＭ部に格納さ
れた命令群の中にジャンプ命令が多く存在し、クロック
信号だけを印加した内部ＲＯＭ動作モードではＲＯＭ部
の特定アドレスをループし、限られた命令しか実行しな
（・場合がほとんどである。従ってＢＴスクリーニング
効果も当然低くなる。
これを回避するため本実施例では、ジャンプ命令の実行
を制御信号で禁止し、内部ＲＯＭモードで動作させなが
らＢＴスクリーニングを行わせるようにした。従ってカ
スタマ−毎に違う内１（ＲＯＭの内容であっても、かつ
通常動作時はジャンプ命令によってＲＯＭアドレスがル
ープする様なＲＯＭの内容であっても、ジャンプ命令の
実行を禁止する事でＲＯＭ部に格納された命令群のすべ
てを高速にかつ短時間で順次実行する事が可能となり、
通常動作時に電圧が印加される信号ラインのほとんどに
電圧が印加され当然ＢＴススクリーニング時ＢＴスクリ
ーニング効果が高くなる。
を制御信号で禁止し、内部ＲＯＭモードで動作させなが
らＢＴスクリーニングを行わせるようにした。従ってカ
スタマ−毎に違う内１（ＲＯＭの内容であっても、かつ
通常動作時はジャンプ命令によってＲＯＭアドレスがル
ープする様なＲＯＭの内容であっても、ジャンプ命令の
実行を禁止する事でＲＯＭ部に格納された命令群のすべ
てを高速にかつ短時間で順次実行する事が可能となり、
通常動作時に電圧が印加される信号ラインのほとんどに
電圧が印加され当然ＢＴススクリーニング時ＢＴスクリ
ーニング効果が高くなる。
第２図は本実施例によるＲＯＭ内蔵１チツプマイクロコ
ンピユータのＲＯＭ部をより詳細に示した機能ブロック
図である。第２図にお（・て、ｌ’ｉＬＯＭアドレス信
号入力２０はＲＯＭアドレスを内部データバス１８から
ｆＬＯＭアドレスレジスタ１６に入力するための信号で
ある。又ＲＯＭアドレス信号２０はゲート回路部１３の
出力信号である。ゲート回路部１３の入力はジャンプＲ
ＯＭアドレス信号人力１２．Ｉ［Ｉｔ次ＲＯＭアドレス
信号入力１９制御信号人力１１である。ＲＯＭアドレス
レジスタ１６の出力はｌｌ０Ｍアドレスデコーダ１４に
接続され、ＲＯＭアドレスデコーダ１４の出力がＲＯＭ
セル部１５に供給される。ＲＯＭセル部１５のアクセス
された出力はＲＯＭ出力回路部１７を通して内部データ
バス１８に出力される。
ンピユータのＲＯＭ部をより詳細に示した機能ブロック
図である。第２図にお（・て、ｌ’ｉＬＯＭアドレス信
号入力２０はＲＯＭアドレスを内部データバス１８から
ｆＬＯＭアドレスレジスタ１６に入力するための信号で
ある。又ＲＯＭアドレス信号２０はゲート回路部１３の
出力信号である。ゲート回路部１３の入力はジャンプＲ
ＯＭアドレス信号人力１２．Ｉ［Ｉｔ次ＲＯＭアドレス
信号入力１９制御信号人力１１である。ＲＯＭアドレス
レジスタ１６の出力はｌｌ０Ｍアドレスデコーダ１４に
接続され、ＲＯＭアドレスデコーダ１４の出力がＲＯＭ
セル部１５に供給される。ＲＯＭセル部１５のアクセス
された出力はＲＯＭ出力回路部１７を通して内部データ
バス１８に出力される。
従って制御信号入力Ｉｌｌ″−ＩＩ□Ｉ＋の時、内部デ
ータバス１８にインクリメントされた次のＲＯ，Ｍアド
レスが供給されるタイミングで順次ＲＯＭアドレス信号
人力１９がｌ１１１１とカリ、ＲＯＭアドレスレジスタ
１６に前記インクリメントされた次のＲＯＭアドレスが
入力される。
ータバス１８にインクリメントされた次のＲＯ，Ｍアド
レスが供給されるタイミングで順次ＲＯＭアドレス信号
人力１９がｌ１１１１とカリ、ＲＯＭアドレスレジスタ
１６に前記インクリメントされた次のＲＯＭアドレスが
入力される。
一方、ジャンプ命令実行時はジャンプアドレスが内部デ
ータバス１８に供給されるタイミングでジャンプＲＯＭ
アドレス信号人力１２が＋ＩＩ′となりＲＯＭアドレス
レジスタ１６にジャンプアドレスが入力される事になる
が、制御信号人力１１が１１１１１の場合はジャンプア
ドレス信号人力１２がｌ１Ｉｎと々ってもＲＯＭアドレ
ス入力信号２゜はＩＩ０１である。つまりジャンプ命令
実行時にＲＯＭアドレスレジスタ１６にジャンプアドレ
スが入力されない事になる。従ってＲＯＭアドレスレジ
スタ１６にはインクリメントされた次のＲＯＭアドレス
が順々に連続して入力されて行き、ＲＯＭセル部１５に
格納されたジャンプ命令以外の命令群のすべてがＲＯＭ
出力回路部１７全通して内部データバス１８に出力され
る事になる。
ータバス１８に供給されるタイミングでジャンプＲＯＭ
アドレス信号人力１２が＋ＩＩ′となりＲＯＭアドレス
レジスタ１６にジャンプアドレスが入力される事になる
が、制御信号人力１１が１１１１１の場合はジャンプア
ドレス信号人力１２がｌ１Ｉｎと々ってもＲＯＭアドレ
ス入力信号２゜はＩＩ０１である。つまりジャンプ命令
実行時にＲＯＭアドレスレジスタ１６にジャンプアドレ
スが入力されない事になる。従ってＲＯＭアドレスレジ
スタ１６にはインクリメントされた次のＲＯＭアドレス
が順々に連続して入力されて行き、ＲＯＭセル部１５に
格納されたジャンプ命令以外の命令群のすべてがＲＯＭ
出力回路部１７全通して内部データバス１８に出力され
る事になる。
つまり制御信号人力１１をｎ Ｉ ＩＩとし、クロック
印加の内部Ｒ，ＯＭ動作状態でＢＴスクリーニングを実
施すればＲＯＭ部に格納されたジャンプ命令以外の命令
群のすべてをもれなく実行しながらＢＴスクリーニング
を行彦うことができるわけである。
印加の内部Ｒ，ＯＭ動作状態でＢＴスクリーニングを実
施すればＲＯＭ部に格納されたジャンプ命令以外の命令
群のすべてをもれなく実行しながらＢＴスクリーニング
を行彦うことができるわけである。
本発明は以上説明したようにＲＯＭ内蔵ｌチッブマイク
ロコンピュータにお−・て、ＲＯＭ部に格納された命令
群を順次実行するためのＲＯＭアドレスと任意のＲＯＭ
アドレスにジャンプするためのアドレスとを選択するゲ
ート群を具備し、制御信号により、ジャンプアドレスが
ＲＯＭ部に入力される事を禁止する事によって、ＢＴス
スクリーニング時内蔵ＲＯＭ部に格納された命令群のす
べてを順次実行させＢＴスクリーニング効果が高（・Ｒ
ＯＭ内′Ｍ、１チツプマイクロコンピユータが提供でき
る。
ロコンピュータにお−・て、ＲＯＭ部に格納された命令
群を順次実行するためのＲＯＭアドレスと任意のＲＯＭ
アドレスにジャンプするためのアドレスとを選択するゲ
ート群を具備し、制御信号により、ジャンプアドレスが
ＲＯＭ部に入力される事を禁止する事によって、ＢＴス
スクリーニング時内蔵ＲＯＭ部に格納された命令群のす
べてを順次実行させＢＴスクリーニング効果が高（・Ｒ
ＯＭ内′Ｍ、１チツプマイクロコンピユータが提供でき
る。
又本発明の詳細な説明ではクロック信号を外部より供給
する方式で説明したが、クロック信号発生器を内蔵する
１チツプマイクロコンビーータの場合そこから出る出力
をクロック信号として使用出来る事は明らかである。
する方式で説明したが、クロック信号発生器を内蔵する
１チツプマイクロコンビーータの場合そこから出る出力
をクロック信号として使用出来る事は明らかである。
第１図は本発明の一実施例によるＲＯＭ内蔵１チツプマ
イクロコンピユータの概略機能ブロック構成図である。 第２図は本発明によるＲＣ１ｉ内蔵１チップマイクロコ
ンビーータのＲＯＭ部の概略機能ブロックの構成図であ
る。 １・・・・・・ＣＰＵ部、２・・・・・・ＲＯＭ部、３
・・・・・・Ｒ，ＡＭ部、４・・・・・・入出力部、５
，１８・・・・・・内部データバス、１１・・・・・・
制御信号入力、１２・・・・・・ジャンプＲＯＭアドレ
ス信号入力、１３・・・・・・ゲート回路部、１４・・
・・・・Ｒ，ＯＭアドレスデコーダ、１５・・・・・−
ＲＯＭセル部、１６−・・・・ＲＯＭアドレスレジスタ
部、１７−−・・・ＲＯＭ出力回路部、１９・・・・・
・１―次ＲＯＭアドレス信号入力、２０・・−・・・Ｒ
ＯＭアドレス入力信号
イクロコンピユータの概略機能ブロック構成図である。 第２図は本発明によるＲＣ１ｉ内蔵１チップマイクロコ
ンビーータのＲＯＭ部の概略機能ブロックの構成図であ
る。 １・・・・・・ＣＰＵ部、２・・・・・・ＲＯＭ部、３
・・・・・・Ｒ，ＡＭ部、４・・・・・・入出力部、５
，１８・・・・・・内部データバス、１１・・・・・・
制御信号入力、１２・・・・・・ジャンプＲＯＭアドレ
ス信号入力、１３・・・・・・ゲート回路部、１４・・
・・・・Ｒ，ＯＭアドレスデコーダ、１５・・・・・−
ＲＯＭセル部、１６−・・・・ＲＯＭアドレスレジスタ
部、１７−−・・・ＲＯＭ出力回路部、１９・・・・・
・１―次ＲＯＭアドレス信号入力、２０・・−・・・Ｒ
ＯＭアドレス入力信号
Claims (1)
- ＲＯＭと、このＲＯＭに格納された命令群を実行する処
理部と、該処理部が前記ＲＯＭに格納されているジャン
プ命令を実行することを禁止する制御手段とを有するこ
とを特徴とするＲＯＭ内蔵マイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140827A JPS6031652A (ja) | 1983-08-01 | 1983-08-01 | Ｒｏｍ内蔵マイクロコンピュ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140827A JPS6031652A (ja) | 1983-08-01 | 1983-08-01 | Ｒｏｍ内蔵マイクロコンピュ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6031652A true JPS6031652A (ja) | 1985-02-18 |
| JPS6355090B2 JPS6355090B2 (ja) | 1988-11-01 |
Family
ID=15277638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58140827A Granted JPS6031652A (ja) | 1983-08-01 | 1983-08-01 | Ｒｏｍ内蔵マイクロコンピュ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031652A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145437A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | コンピユ−タ |
| JPS62183255U (ja) * | 1986-05-08 | 1987-11-20 | ||
| JPS6414642A (en) * | 1987-07-08 | 1989-01-18 | Nec Corp | Microcomputer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582957A (ja) * | 1981-06-29 | 1983-01-08 | Fujitsu Ltd | ワンチツプマイクロコンピユ−タ |
-
1983
- 1983-08-01 JP JP58140827A patent/JPS6031652A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582957A (ja) * | 1981-06-29 | 1983-01-08 | Fujitsu Ltd | ワンチツプマイクロコンピユ−タ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145437A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | コンピユ−タ |
| JPS62183255U (ja) * | 1986-05-08 | 1987-11-20 | ||
| JPS6414642A (en) * | 1987-07-08 | 1989-01-18 | Nec Corp | Microcomputer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6355090B2 (ja) | 1988-11-01 |
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