JPH09198245A - ディジタルシグナルプロセッサ - Google Patents
ディジタルシグナルプロセッサInfo
- Publication number
- JPH09198245A JPH09198245A JP707796A JP707796A JPH09198245A JP H09198245 A JPH09198245 A JP H09198245A JP 707796 A JP707796 A JP 707796A JP 707796 A JP707796 A JP 707796A JP H09198245 A JPH09198245 A JP H09198245A
- Authority
- JP
- Japan
- Prior art keywords
- address
- program
- instruction
- program counter
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 プログラムをマスクＲＯＭ化した後でも、外
部からの制御によりプログラムの内容の修正、追加を可
能とする。 【解決手段】 あらかじめプログラムの分岐点のアドレ
スと分岐先のアドレスを記憶するレジスタ８と９に、外
部のＣＰＵ２から値を書き込んでおく。ＤＳＰ１がプロ
グラムの実行を始めて、分岐点のアドレスの値とプログ
ラムカウンタ４の値が比較部１０で一致することを検出
すると、マルチプレクサ１１が分岐先のアドレスの値を
プログラムカウンタ４に書き込むことにより、プログラ
ムカウンタ４に分岐先のアドレスがロードされてＤＳＰ
１の実行は分岐点のアドレスから分岐先のアドレスへジ
ャンプする。これにより、マスクＲＯＭ化したプログラ
ムの中の連続した命令を実行せずに飛ばすことができ
る。従って、マスクＲＯＭ中のバグとなる命令、または
余分な命令を避けて実行することができる。
部からの制御によりプログラムの内容の修正、追加を可
能とする。 【解決手段】 あらかじめプログラムの分岐点のアドレ
スと分岐先のアドレスを記憶するレジスタ８と９に、外
部のＣＰＵ２から値を書き込んでおく。ＤＳＰ１がプロ
グラムの実行を始めて、分岐点のアドレスの値とプログ
ラムカウンタ４の値が比較部１０で一致することを検出
すると、マルチプレクサ１１が分岐先のアドレスの値を
プログラムカウンタ４に書き込むことにより、プログラ
ムカウンタ４に分岐先のアドレスがロードされてＤＳＰ
１の実行は分岐点のアドレスから分岐先のアドレスへジ
ャンプする。これにより、マスクＲＯＭ化したプログラ
ムの中の連続した命令を実行せずに飛ばすことができ
る。従って、マスクＲＯＭ中のバグとなる命令、または
余分な命令を避けて実行することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、主にディジタル信
号処理における演算処理装置等に使用するディジタルシ
グナルプロセッサ（ＤＳＰ）に関し、特に、携帯機器に
組み込まれ、動作を記述したプログラムをマスクＲＯＭ
化して内蔵したＤＳＰに対し、その実行の流れを外部の
ホストＣＰＵから制御できるようにするものである。
号処理における演算処理装置等に使用するディジタルシ
グナルプロセッサ（ＤＳＰ）に関し、特に、携帯機器に
組み込まれ、動作を記述したプログラムをマスクＲＯＭ
化して内蔵したＤＳＰに対し、その実行の流れを外部の
ホストＣＰＵから制御できるようにするものである。
【０００２】
【従来の技術】従来のＤＳＰでは、プログラムをマスク
ＲＯＭ化した後では、その命令ＲＯＭに記憶されている
プログラムに従ってのみ動作することができる。
ＲＯＭ化した後では、その命令ＲＯＭに記憶されている
プログラムに従ってのみ動作することができる。
【０００３】
【発明が解決しようとする課題】従来のＤＳＰでは、プ
ログラムをマスクＲＯＭ化した後では、その命令ＲＯＭ
に記憶されているプログラムに従ってしか動作できない
ため、マスクＲＯＭ化してから見つかったプログラムの
バグの修正をマスクをやり直さずに行うのは非常に困難
である。
ログラムをマスクＲＯＭ化した後では、その命令ＲＯＭ
に記憶されているプログラムに従ってしか動作できない
ため、マスクＲＯＭ化してから見つかったプログラムの
バグの修正をマスクをやり直さずに行うのは非常に困難
である。
【０００４】本発明は、上記のような従来の問題を解決
するものであり、プログラムをマスクＲＯＭ化した後で
も、外部からの制御によりプログラムの内容の修正、追
加が可能なＤＳＰを提供することを目的とする。
するものであり、プログラムをマスクＲＯＭ化した後で
も、外部からの制御によりプログラムの内容の修正、追
加が可能なＤＳＰを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明は、ＤＳＰがプログラムの実行を始める前に、
あらかじめプログラムの分岐点のアドレスと分岐先のア
ドレスを記憶する手段に、外部のＣＰＵなどから値を書
き込んでおき、ＤＳＰがプログラムの実行を始めて、分
岐点のアドレスの値とプログラムカウンタの値を比較す
る手段で値が一致することを検出すると、分岐先のアド
レスの値をプログラムカウンタに書き込むことにより、
プログラムカウンタに分岐先のアドレスがロードされて
ＤＳＰの実行は分岐点のアドレスから分岐先のアドレス
へジャンプするように構成したものである。
に本発明は、ＤＳＰがプログラムの実行を始める前に、
あらかじめプログラムの分岐点のアドレスと分岐先のア
ドレスを記憶する手段に、外部のＣＰＵなどから値を書
き込んでおき、ＤＳＰがプログラムの実行を始めて、分
岐点のアドレスの値とプログラムカウンタの値を比較す
る手段で値が一致することを検出すると、分岐先のアド
レスの値をプログラムカウンタに書き込むことにより、
プログラムカウンタに分岐先のアドレスがロードされて
ＤＳＰの実行は分岐点のアドレスから分岐先のアドレス
へジャンプするように構成したものである。
【０００６】これにより、マスクＲＯＭ中のバグとなる
命令、または余分な命令を避けて実行することができ
る。
命令、または余分な命令を避けて実行することができ
る。
【０００７】
【発明の実施の形態】本発明の請求項１に記載の発明
は、動作を指示するプログラムを記憶する命令メモリ
と、この命令メモリのアドレスを指定するプログラムカ
ウンタと、このプログラムカウンタで指定された番地の
上記命令メモリの内容を読み出し、その動作を制御する
制御部と、この制御部によって動作を制御される演算部
と、データメモリを有するディジタルシグナルプロセッ
サにおいて、プログラムの分岐点のアドレスと分岐先の
アドレスを記憶する手段と、分岐点のアドレスの値と上
記プログラムカウンタの値を比較する手段と、分岐先の
アドレスの値を上記プログラムカウンタに書き込む手段
と、外部から分岐点のアドレスと分岐先のアドレスを記
憶する手段に値を設定できる手段とを備えたものであ
り、マスクＲＯＭ化したプログラムの中の連続した命令
を実行せずに飛ばすことができ、マスクＲＯＭ中のバグ
となる命令、または余分な命令を避けて実行することが
できるという作用をを有する。
は、動作を指示するプログラムを記憶する命令メモリ
と、この命令メモリのアドレスを指定するプログラムカ
ウンタと、このプログラムカウンタで指定された番地の
上記命令メモリの内容を読み出し、その動作を制御する
制御部と、この制御部によって動作を制御される演算部
と、データメモリを有するディジタルシグナルプロセッ
サにおいて、プログラムの分岐点のアドレスと分岐先の
アドレスを記憶する手段と、分岐点のアドレスの値と上
記プログラムカウンタの値を比較する手段と、分岐先の
アドレスの値を上記プログラムカウンタに書き込む手段
と、外部から分岐点のアドレスと分岐先のアドレスを記
憶する手段に値を設定できる手段とを備えたものであ
り、マスクＲＯＭ化したプログラムの中の連続した命令
を実行せずに飛ばすことができ、マスクＲＯＭ中のバグ
となる命令、または余分な命令を避けて実行することが
できるという作用をを有する。
【０００８】請求項２に記載の発明は、動作を指示する
プログラムを記憶する命令メモリと、この命令メモリの
アドレスを指定するプログラムカウンタと、このプログ
ラムカウンタで指定された番地の上記命令メモリの内容
を読み出し、その動作を制御する制御部と、この制御部
によって動作を制御される演算部と、データメモリを有
するディジタルシグナルプロセッサにおいて、プログラ
ムの実行の開始アドレスと停止アドレスを記憶する手段
と、開始アドレスの値を上記プログラムカウンタに書き
込む手段と、停止アドレスの値と上記プログラムカウン
タの値を比較する手段と、外部から開始アドレスと停止
アドレスを記憶する手段に値を設定できる手段と、外部
から上記制御部の動作の実行、停止を制御する手段と、
外部から上記制御部の動作の実行、停止を監視できる手
段とを備えたものであり、マスクＲＯＭ化したプログラ
ムの中の任意の連続した命令のみ実行することができ、
マスクＲＯＭ中のバグとなる命令、または余分な命令を
避けて実行することができ、また、命令の実行の順番を
変える換えることも可能となるという作用を有する。
プログラムを記憶する命令メモリと、この命令メモリの
アドレスを指定するプログラムカウンタと、このプログ
ラムカウンタで指定された番地の上記命令メモリの内容
を読み出し、その動作を制御する制御部と、この制御部
によって動作を制御される演算部と、データメモリを有
するディジタルシグナルプロセッサにおいて、プログラ
ムの実行の開始アドレスと停止アドレスを記憶する手段
と、開始アドレスの値を上記プログラムカウンタに書き
込む手段と、停止アドレスの値と上記プログラムカウン
タの値を比較する手段と、外部から開始アドレスと停止
アドレスを記憶する手段に値を設定できる手段と、外部
から上記制御部の動作の実行、停止を制御する手段と、
外部から上記制御部の動作の実行、停止を監視できる手
段とを備えたものであり、マスクＲＯＭ化したプログラ
ムの中の任意の連続した命令のみ実行することができ、
マスクＲＯＭ中のバグとなる命令、または余分な命令を
避けて実行することができ、また、命令の実行の順番を
変える換えることも可能となるという作用を有する。
【０００９】請求項３に記載の発明は、動作を指示する
プログラムを記憶する命令メモリと、この命令メモリの
アドレスを指定するプログラムカウンタと、このプログ
ラムカウンタで指定された番地の上記命令メモリの内容
を読み出し、その動作を制御する制御部と、この制御部
によって動作を制御される演算部と、データメモリを有
するディジタルシグナルプロセッサにおいて、１つの命
令語を記憶する手段と、上記命令メモリのある番地のア
ドレスを記憶する手段と、記憶しているアドレスの値と
上記プログラムカウンタの値を比較する手段と、上記命
令メモリかまたは記憶している命令語かを切り替えて上
記制御部に入力する手段と、外部からアドレスと命令語
を記憶する手段に値を設定できる手段とを備えたもので
あり、マスクＲＯＭ化したプログラムの中の任意の１命
令を書き換えることができ、バグとなる命令を修正する
ことができるという作用を有する。
プログラムを記憶する命令メモリと、この命令メモリの
アドレスを指定するプログラムカウンタと、このプログ
ラムカウンタで指定された番地の上記命令メモリの内容
を読み出し、その動作を制御する制御部と、この制御部
によって動作を制御される演算部と、データメモリを有
するディジタルシグナルプロセッサにおいて、１つの命
令語を記憶する手段と、上記命令メモリのある番地のア
ドレスを記憶する手段と、記憶しているアドレスの値と
上記プログラムカウンタの値を比較する手段と、上記命
令メモリかまたは記憶している命令語かを切り替えて上
記制御部に入力する手段と、外部からアドレスと命令語
を記憶する手段に値を設定できる手段とを備えたもので
あり、マスクＲＯＭ化したプログラムの中の任意の１命
令を書き換えることができ、バグとなる命令を修正する
ことができるという作用を有する。
【００１０】請求項４に記載の発明は、動作を指示する
プログラムを記憶する命令メモリと、この命令メモリの
アドレスを指定するプログラムカウンタと、このプログ
ラムカウンタで指定された番地の上記命令メモリの内容
を読み出し、その動作を制御する制御部と、この制御部
によって動作を制御される演算部と、データメモリを有
するディジタルシグナルプロセッサにおいて、複数の命
令語を記憶する手段と、上記命令メモリのある番地のア
ドレスを記憶する手段と、記憶しているアドレスの値と
上記プログラムカウンタの値を比較する手段と、上記制
御部に対してサブルーチンコールの発生を要求する手段
と、外部からアドレスと複数の命令語を記憶する手段に
値を設定できる手段とを備えたものであり、マスクＲＯ
Ｍ化したプログラム中の任意の場所に複数の命令を追加
することができるという作用を有する。
プログラムを記憶する命令メモリと、この命令メモリの
アドレスを指定するプログラムカウンタと、このプログ
ラムカウンタで指定された番地の上記命令メモリの内容
を読み出し、その動作を制御する制御部と、この制御部
によって動作を制御される演算部と、データメモリを有
するディジタルシグナルプロセッサにおいて、複数の命
令語を記憶する手段と、上記命令メモリのある番地のア
ドレスを記憶する手段と、記憶しているアドレスの値と
上記プログラムカウンタの値を比較する手段と、上記制
御部に対してサブルーチンコールの発生を要求する手段
と、外部からアドレスと複数の命令語を記憶する手段に
値を設定できる手段とを備えたものであり、マスクＲＯ
Ｍ化したプログラム中の任意の場所に複数の命令を追加
することができるという作用を有する。
【００１１】以下、本発明の実施の形態について図面を
参照しながら説明する。 （実施の形態１）図１は本発明の第１の実施の形態によ
るディジタルシグナルプロセッサ（ＤＳＰ）を示すブロ
ック図である。
参照しながら説明する。 （実施の形態１）図１は本発明の第１の実施の形態によ
るディジタルシグナルプロセッサ（ＤＳＰ）を示すブロ
ック図である。
【００１２】図１において、１はＤＳＰ、２は外部のＣ
ＰＵである。ＤＳＰ１において、３は書き換えできない
命令ＲＯＭであり、動作を指示するプログラムを記憶す
る。４は命令ＲＯＭ３のアドレスを指定するプログラム
カウンタ、５はプログラムカウンタ４で指定された番地
の命令ＲＯＭ３の内容を読み出し、その内容によりＤＳ
Ｐ１の動作を制御する制御部、６は制御部５によって動
作を制御され、信号処理の演算を行う演算部、７は制御
部５によって動作を制御され、演算部６との間でデータ
の読み書きを行うデータＲＡＭである。
ＰＵである。ＤＳＰ１において、３は書き換えできない
命令ＲＯＭであり、動作を指示するプログラムを記憶す
る。４は命令ＲＯＭ３のアドレスを指定するプログラム
カウンタ、５はプログラムカウンタ４で指定された番地
の命令ＲＯＭ３の内容を読み出し、その内容によりＤＳ
Ｐ１の動作を制御する制御部、６は制御部５によって動
作を制御され、信号処理の演算を行う演算部、７は制御
部５によって動作を制御され、演算部６との間でデータ
の読み書きを行うデータＲＡＭである。
【００１３】８はプログラムの分岐点のアドレスを記憶
する分岐点アドレスレジスタ、９はプログラムの分岐先
のアドレスを記憶する分岐先アドレスレジスタ、１０は
分岐点アドレスレジスタ８とプログラムカウンタ４の内
容を比較し、一致したか否かの信号を出力する比較部、
１１は分岐先アドレスレジスタ９の内容か制御部５から
の出力かどちらをプログラムカウンタ４に書き込むかを
選択するマルチプレクサである。１２はＣＰＵバスであ
り、分岐点アドレスレジスタ８と分岐先アドレスレジス
タ９に接続され、ＣＰＵ２からの分岐点アドレスレジス
タ８と分岐先アドレスレジスタ９の内容の設定、読み出
しを行う。
する分岐点アドレスレジスタ、９はプログラムの分岐先
のアドレスを記憶する分岐先アドレスレジスタ、１０は
分岐点アドレスレジスタ８とプログラムカウンタ４の内
容を比較し、一致したか否かの信号を出力する比較部、
１１は分岐先アドレスレジスタ９の内容か制御部５から
の出力かどちらをプログラムカウンタ４に書き込むかを
選択するマルチプレクサである。１２はＣＰＵバスであ
り、分岐点アドレスレジスタ８と分岐先アドレスレジス
タ９に接続され、ＣＰＵ２からの分岐点アドレスレジス
タ８と分岐先アドレスレジスタ９の内容の設定、読み出
しを行う。
【００１４】図２は上記ＤＳＰ１の動作説明図である。
図２において、分岐点アドレスレジスタ８の内容は命令
ＲＯＭ３のアドレスｎを示し、分岐先アドレスレジスタ
９の内容は命令ＲＯＭ３のアドレスｍを示している。
図２において、分岐点アドレスレジスタ８の内容は命令
ＲＯＭ３のアドレスｎを示し、分岐先アドレスレジスタ
９の内容は命令ＲＯＭ３のアドレスｍを示している。
【００１５】以上の構成において、以下、その動作につ
いて説明する。ＤＳＰ１が命令ＲＯＭ３のある番地から
プログラムの実行を始める前に、あらかじめ、ＣＰＵ２
からＣＰＵバス１２を通してプログラムの分岐点のアド
レスｎを分岐点アドレスレジスタ８に、プログラムの分
岐先のアドレスｍを分岐先アドレスレジスタ９に書き込
む。その後、ＤＳＰ１は命令ＲＯＭ３のプログラムの実
行を始める。ＤＳＰ１がプログラムを実行していくうち
に、プログラムカウンタ４がアドレスｎになったことを
分岐点アドレスレジスタ８と比較部１０で比較すること
により検出し、この結果をマルチプレクサ１１へ送り、
マルチプレクサ１１は分岐先アドレスレジスタ９を選択
し、その結果、分岐先アドレスレジスタ９の内容である
アドレスｍがプログラムカウンタ４に書き込まれる。こ
れにより、ＤＳＰ１の実行は分岐点のアドレスｎから分
岐先のアドレスｍへジャンプする。
いて説明する。ＤＳＰ１が命令ＲＯＭ３のある番地から
プログラムの実行を始める前に、あらかじめ、ＣＰＵ２
からＣＰＵバス１２を通してプログラムの分岐点のアド
レスｎを分岐点アドレスレジスタ８に、プログラムの分
岐先のアドレスｍを分岐先アドレスレジスタ９に書き込
む。その後、ＤＳＰ１は命令ＲＯＭ３のプログラムの実
行を始める。ＤＳＰ１がプログラムを実行していくうち
に、プログラムカウンタ４がアドレスｎになったことを
分岐点アドレスレジスタ８と比較部１０で比較すること
により検出し、この結果をマルチプレクサ１１へ送り、
マルチプレクサ１１は分岐先アドレスレジスタ９を選択
し、その結果、分岐先アドレスレジスタ９の内容である
アドレスｍがプログラムカウンタ４に書き込まれる。こ
れにより、ＤＳＰ１の実行は分岐点のアドレスｎから分
岐先のアドレスｍへジャンプする。
【００１６】これにより、ＤＳＰ１はマスクＲＯＭ化し
た命令ＲＯＭ３のプログラムの中のアドレスｎからアド
レスｍまでの間の連続した命令を実行せずに飛ばすこと
ができる。したがって、命令ＲＯＭ３の中にバグとなる
命令があった場合、または余分な命令があった場合にこ
れらの命令を避けて実行することができる。 （実施の形態２）図３は本発明の第２の実施の形態によ
るディジタルシグナルプロセッサ（ＤＳＰ）を示すブロ
ック図である。
た命令ＲＯＭ３のプログラムの中のアドレスｎからアド
レスｍまでの間の連続した命令を実行せずに飛ばすこと
ができる。したがって、命令ＲＯＭ３の中にバグとなる
命令があった場合、または余分な命令があった場合にこ
れらの命令を避けて実行することができる。 （実施の形態２）図３は本発明の第２の実施の形態によ
るディジタルシグナルプロセッサ（ＤＳＰ）を示すブロ
ック図である。
【００１７】図３において、１はＤＳＰ、２は外部のＣ
ＰＵである。ＤＳＰ１において、３は書き換えできない
命令ＲＯＭであり、動作を指示するプログラムを記憶す
る。４は命令ＲＯＭ３のアドレスを指定するプログラム
カウンタ、５はプログラムカウンタ４で指定された番地
の命令ＲＯＭ３の内容を読み出し、その内容によりＤＳ
Ｐ１の動作を制御する制御部、６は制御部５によって動
作を制御され、信号処理の演算を行う演算部、７は制御
部５によって動作を制御され、演算部６との間でデータ
の読み書きを行うデータＲＡＭである。
ＰＵである。ＤＳＰ１において、３は書き換えできない
命令ＲＯＭであり、動作を指示するプログラムを記憶す
る。４は命令ＲＯＭ３のアドレスを指定するプログラム
カウンタ、５はプログラムカウンタ４で指定された番地
の命令ＲＯＭ３の内容を読み出し、その内容によりＤＳ
Ｐ１の動作を制御する制御部、６は制御部５によって動
作を制御され、信号処理の演算を行う演算部、７は制御
部５によって動作を制御され、演算部６との間でデータ
の読み書きを行うデータＲＡＭである。
【００１８】３１はプログラムの実行終了のアドレスを
記憶する終了アドレスレジスタ、３２はプログラムの実
行開始のアドレスを記憶する開始アドレスレジスタ、３
３は終了アドレスレジスタ３１とプログラムカウンタ４
の内容を比較し、一致したか否かの信号を出力する比較
部、３４は開始アドレスレジスタ３２の内容か制御部５
からの出力かどちらをプログラムカウンタ４に書き込む
かを選択するマルチプレクサ、３５は制御部５の動作の
実行、停止を制御する実行／停止制御部である。１２は
ＣＰＵバスであり、終了アドレスレジスタ３１と開始ア
ドレスレジスタ３２と実行／停止制御部３５に接続さ
れ、ＣＰＵ２から終了アドレスレジスタ３１と開始アド
レスレジスタ３２の内容の設定、読み出し、ＤＳＰ１の
実行、停止の設定、またはＤＳＰ１が実行中か停止中か
の情報の読み出しを実行／停止制御部３５に対して行
う。
記憶する終了アドレスレジスタ、３２はプログラムの実
行開始のアドレスを記憶する開始アドレスレジスタ、３
３は終了アドレスレジスタ３１とプログラムカウンタ４
の内容を比較し、一致したか否かの信号を出力する比較
部、３４は開始アドレスレジスタ３２の内容か制御部５
からの出力かどちらをプログラムカウンタ４に書き込む
かを選択するマルチプレクサ、３５は制御部５の動作の
実行、停止を制御する実行／停止制御部である。１２は
ＣＰＵバスであり、終了アドレスレジスタ３１と開始ア
ドレスレジスタ３２と実行／停止制御部３５に接続さ
れ、ＣＰＵ２から終了アドレスレジスタ３１と開始アド
レスレジスタ３２の内容の設定、読み出し、ＤＳＰ１の
実行、停止の設定、またはＤＳＰ１が実行中か停止中か
の情報の読み出しを実行／停止制御部３５に対して行
う。
【００１９】図４は上記ＤＳＰ１の動作説明図である。
図４において、終了アドレスレジスタ３１の内容は命令
ＲＯＭ３のアドレスｍを示し、開始アドレスレジスタ３
２の内容は命令ＲＯＭ３のアドレスｎを示している。
図４において、終了アドレスレジスタ３１の内容は命令
ＲＯＭ３のアドレスｍを示し、開始アドレスレジスタ３
２の内容は命令ＲＯＭ３のアドレスｎを示している。
【００２０】以上の構成において、以下、その動作につ
いて説明する。ＣＰＵ２からＣＰＵバス１２を通して実
行／停止制御部３５に対してＤＳＰ１の停止を設定し、
実行／停止制御部３５は制御部５を停止させる。次に、
ＣＰＵ２からＣＰＵバス１２を通してプログラムの開始
アドレスｎを開始アドレスレジスタ３２に、プログラム
の終了アドレスｍを終了アドレスレジスタ３１に書き込
む。次に、ＣＰＵ２からＣＰＵバス１２を通して実行／
停止制御部３５に対してＤＳＰ１の実行を設定し、実行
／停止制御部３５はマルチプレクサ３４に対して開始ア
ドレスレジスタ３２の内容を選択させ、プログラムカウ
ンタ４に開始アドレスレジスタ３２の内容を書き込み、
制御部５を動作させる。
いて説明する。ＣＰＵ２からＣＰＵバス１２を通して実
行／停止制御部３５に対してＤＳＰ１の停止を設定し、
実行／停止制御部３５は制御部５を停止させる。次に、
ＣＰＵ２からＣＰＵバス１２を通してプログラムの開始
アドレスｎを開始アドレスレジスタ３２に、プログラム
の終了アドレスｍを終了アドレスレジスタ３１に書き込
む。次に、ＣＰＵ２からＣＰＵバス１２を通して実行／
停止制御部３５に対してＤＳＰ１の実行を設定し、実行
／停止制御部３５はマルチプレクサ３４に対して開始ア
ドレスレジスタ３２の内容を選択させ、プログラムカウ
ンタ４に開始アドレスレジスタ３２の内容を書き込み、
制御部５を動作させる。
【００２１】そして、ＤＳＰ１は命令ＲＯＭ３のアドレ
スｎからプログラムの実行を始める。ＤＳＰ１がプログ
ラムを実行していくうちに、プログラムカウンタ４がア
ドレスｍになったことを終了アドレスレジスタ３１と比
較部３３で比較することにより検出し、この結果を実行
／停止制御部３５に送り、実行／停止制御部３５は制御
部５を停止させる。これにより、ＤＳＰ１は開始アドレ
スｎから終了アドレスｍの間の命令を実行した後、動作
を停止する。ＣＰＵ２はＣＰＵバス１２を通して実行／
停止制御部３５からＤＳＰ１が停止したことを検出し、
新たにプログラムの開始アドレスを開始アドレスレジス
タ３２に、プログラムの終了アドレスを終了アドレスレ
ジスタ３１に書き込み、ＤＳＰを動作させることができ
る。
スｎからプログラムの実行を始める。ＤＳＰ１がプログ
ラムを実行していくうちに、プログラムカウンタ４がア
ドレスｍになったことを終了アドレスレジスタ３１と比
較部３３で比較することにより検出し、この結果を実行
／停止制御部３５に送り、実行／停止制御部３５は制御
部５を停止させる。これにより、ＤＳＰ１は開始アドレ
スｎから終了アドレスｍの間の命令を実行した後、動作
を停止する。ＣＰＵ２はＣＰＵバス１２を通して実行／
停止制御部３５からＤＳＰ１が停止したことを検出し、
新たにプログラムの開始アドレスを開始アドレスレジス
タ３２に、プログラムの終了アドレスを終了アドレスレ
ジスタ３１に書き込み、ＤＳＰを動作させることができ
る。
【００２２】したがって、ＤＳＰ１はＣＰＵ２からの制
御によりマスクＲＯＭ化した命令ＲＯＭ３のプログラム
の中の任意のアドレスｎからアドレスｍまでの間の連続
した命令のみを実行することができ、命令ＲＯＭ３の中
にバグとなる命令があった場合、または余分な命令があ
った場合にこれらの命令を避けて実行することができ
る。また、命令の実行の順番を変えることも可能とな
る。 （実施の形態３）図５は本発明の第３の実施の形態によ
るディジタルシグナルプロセッサ（ＤＳＰ）を示すブロ
ック図である。
御によりマスクＲＯＭ化した命令ＲＯＭ３のプログラム
の中の任意のアドレスｎからアドレスｍまでの間の連続
した命令のみを実行することができ、命令ＲＯＭ３の中
にバグとなる命令があった場合、または余分な命令があ
った場合にこれらの命令を避けて実行することができ
る。また、命令の実行の順番を変えることも可能とな
る。 （実施の形態３）図５は本発明の第３の実施の形態によ
るディジタルシグナルプロセッサ（ＤＳＰ）を示すブロ
ック図である。
【００２３】図５において、１はＤＳＰ、２は外部のＣ
ＰＵである。ＤＳＰ１において、３は書き換えできない
命令ＲＯＭであり、動作を指示するプログラムを記憶す
る。４は命令ＲＯＭ３のアドレスを指定するプログラム
カウンタ、５はプログラムカウンタ４で指定された番地
の命令ＲＯＭ３の内容を読み出し、その内容によりＤＳ
Ｐ１の動作を制御する制御部、６は制御部５によって動
作を制御され、信号処理の演算を行う演算部、７は制御
部５によって動作を制御され、演算部６との間でデータ
の読み書きを行うデータＲＡＭである。
ＰＵである。ＤＳＰ１において、３は書き換えできない
命令ＲＯＭであり、動作を指示するプログラムを記憶す
る。４は命令ＲＯＭ３のアドレスを指定するプログラム
カウンタ、５はプログラムカウンタ４で指定された番地
の命令ＲＯＭ３の内容を読み出し、その内容によりＤＳ
Ｐ１の動作を制御する制御部、６は制御部５によって動
作を制御され、信号処理の演算を行う演算部、７は制御
部５によって動作を制御され、演算部６との間でデータ
の読み書きを行うデータＲＡＭである。
【００２４】５１は命令ＲＯＭ３の中の命令を置き換え
たい１つのアドレスを記憶する置換アドレスレジスタ、
５２は１つの命令語を記憶する命令レジスタ、５３は置
換アドレスレジスタ５１とプログラムカウンタ４の内容
を比較し、一致したか否かの信号を出力する比較部、５
４は命令レジスタ５２の内容か命令ＲＯＭ３からの出力
かどちらを制御部５に入力するかを選択するマルチプレ
クサである。１２はＣＰＵバスであり、置換アドレスレ
ジスタ５１と命令レジスタ５２に接続され、ＣＰＵ２か
ら置換アドレスレジスタ５１と命令レジスタ５２の内容
の設定、読み出しを行う。
たい１つのアドレスを記憶する置換アドレスレジスタ、
５２は１つの命令語を記憶する命令レジスタ、５３は置
換アドレスレジスタ５１とプログラムカウンタ４の内容
を比較し、一致したか否かの信号を出力する比較部、５
４は命令レジスタ５２の内容か命令ＲＯＭ３からの出力
かどちらを制御部５に入力するかを選択するマルチプレ
クサである。１２はＣＰＵバスであり、置換アドレスレ
ジスタ５１と命令レジスタ５２に接続され、ＣＰＵ２か
ら置換アドレスレジスタ５１と命令レジスタ５２の内容
の設定、読み出しを行う。
【００２５】図６は上記ＤＳＰ１の動作説明図である。
図６において、置換アドレスレジスタ５１の内容は命令
ＲＯＭ３のアドレスｎを示している。
図６において、置換アドレスレジスタ５１の内容は命令
ＲＯＭ３のアドレスｎを示している。
【００２６】以上の構成において以下、その動作につい
て説明する。ＤＳＰ１が命令ＲＯＭ３のある番地からプ
ログラムの実行を始める前に、あらかじめ、ＣＰＵ２か
らＣＰＵバス１２を通して命令ＲＯＭ３の内容を置き換
えるアドレスｎを置換アドレスレジスタ５１に、命令Ｒ
ＯＭ３のアドレスｎの置き換える内容を命令レジスタ５
２に書き込む。その後、ＤＳＰ１は命令ＲＯＭ３のプロ
グラムの実行を始める。ＤＳＰ１がプログラムを実行し
ていくうちに、プログラムカウンタ４がアドレスｎにな
ったことを置換アドレスレジスタ５１と比較部５３で比
較することにより検出し、この結果をマルチプレクサ５
４に送り、マルチプレクサ５４は命令レジスタ５２を選
択し、その結果、命令レジスタ５２の内容が制御部５に
入力され、ＤＳＰ１は命令ＲＯＭ３のアドレスｎの内容
を実行せず、命令レジスタ５２の内容を実行する。これ
により、マスクＲＯＭ化したプログラムの中の任意の１
命令を書き換えることができ、バグとなる命令を修正す
ることができる。 （実施の形態４）図７は本発明の第４の実施の形態によ
るディジタルシグナルプロセッサ（ＤＳＰ）を示すブロ
ック図である。
て説明する。ＤＳＰ１が命令ＲＯＭ３のある番地からプ
ログラムの実行を始める前に、あらかじめ、ＣＰＵ２か
らＣＰＵバス１２を通して命令ＲＯＭ３の内容を置き換
えるアドレスｎを置換アドレスレジスタ５１に、命令Ｒ
ＯＭ３のアドレスｎの置き換える内容を命令レジスタ５
２に書き込む。その後、ＤＳＰ１は命令ＲＯＭ３のプロ
グラムの実行を始める。ＤＳＰ１がプログラムを実行し
ていくうちに、プログラムカウンタ４がアドレスｎにな
ったことを置換アドレスレジスタ５１と比較部５３で比
較することにより検出し、この結果をマルチプレクサ５
４に送り、マルチプレクサ５４は命令レジスタ５２を選
択し、その結果、命令レジスタ５２の内容が制御部５に
入力され、ＤＳＰ１は命令ＲＯＭ３のアドレスｎの内容
を実行せず、命令レジスタ５２の内容を実行する。これ
により、マスクＲＯＭ化したプログラムの中の任意の１
命令を書き換えることができ、バグとなる命令を修正す
ることができる。 （実施の形態４）図７は本発明の第４の実施の形態によ
るディジタルシグナルプロセッサ（ＤＳＰ）を示すブロ
ック図である。
【００２７】図７において、１はＤＳＰ、２は外部のＣ
ＰＵである。ＤＳＰ１において、３は書き換えできない
命令ＲＯＭであり、動作を指示するプログラムを記憶す
る。４は命令ＲＯＭ３のアドレスを指定するプログラム
カウンタ、５はプログラムカウンタ４で指定された番地
の命令ＲＯＭ３の内容を読み出し、その内容によりＤＳ
Ｐ１の動作を制御する制御部、６は制御部５によって動
作を制御され、信号処理の演算を行う演算部、７は制御
部５によって動作を制御され、演算部６との間でデータ
の読み書きを行うデータＲＡＭである。
ＰＵである。ＤＳＰ１において、３は書き換えできない
命令ＲＯＭであり、動作を指示するプログラムを記憶す
る。４は命令ＲＯＭ３のアドレスを指定するプログラム
カウンタ、５はプログラムカウンタ４で指定された番地
の命令ＲＯＭ３の内容を読み出し、その内容によりＤＳ
Ｐ１の動作を制御する制御部、６は制御部５によって動
作を制御され、信号処理の演算を行う演算部、７は制御
部５によって動作を制御され、演算部６との間でデータ
の読み書きを行うデータＲＡＭである。
【００２８】７１は命令ＲＯＭ３上に複数の命令を挿入
したい位置を示すアドレスを記憶する挿入アドレスレジ
スタ、７２は複数の命令語を記憶する命令ＲＡＭ、７３
は挿入アドレスレジスタ７１とプログラムカウンタ４の
内容を比較し、一致したか否かの信号を出力する比較
部、７４は命令ＲＡＭ７２の内容か命令ＲＯＭ１からの
出力かどちらを制御部５に入力するかを選択するマルチ
プレクサ、７５は比較部７３の結果により制御部５に対
してサブルーチンコール命令を発生させる命令発生部で
ある。１２はＣＰＵバスであり、挿入アドレスレジスタ
７１と命令ＲＡＭ７２に接続され、ＣＰＵ２から挿入ア
ドレスレジスタ７１と命令ＲＡＭ７２の内容の設定、読
み出しを行う。
したい位置を示すアドレスを記憶する挿入アドレスレジ
スタ、７２は複数の命令語を記憶する命令ＲＡＭ、７３
は挿入アドレスレジスタ７１とプログラムカウンタ４の
内容を比較し、一致したか否かの信号を出力する比較
部、７４は命令ＲＡＭ７２の内容か命令ＲＯＭ１からの
出力かどちらを制御部５に入力するかを選択するマルチ
プレクサ、７５は比較部７３の結果により制御部５に対
してサブルーチンコール命令を発生させる命令発生部で
ある。１２はＣＰＵバスであり、挿入アドレスレジスタ
７１と命令ＲＡＭ７２に接続され、ＣＰＵ２から挿入ア
ドレスレジスタ７１と命令ＲＡＭ７２の内容の設定、読
み出しを行う。
【００２９】図８は上記ＤＳＰ１の動作説明図である。
図８において、挿入アドレスレジスタ７１の内容は命令
ＲＯＭ３のアドレスｎを示している。命令ＲＡＭ７２の
アドレスｍは命令ＲＯＭ３のアドレスの範囲外に割り当
てる。
図８において、挿入アドレスレジスタ７１の内容は命令
ＲＯＭ３のアドレスｎを示している。命令ＲＡＭ７２の
アドレスｍは命令ＲＯＭ３のアドレスの範囲外に割り当
てる。
【００３０】以上の構成において以下、その動作につい
て説明する。ＤＳＰ１が命令ＲＯＭ３のある番地からプ
ログラムの実行を始める前に、あらかじめ、ＣＰＵ２か
らＣＰＵバス１２を通して命令ＲＯＭ３上に複数の命令
を挿入したい位置を示すアドレスを挿入アドレスレジス
タ７１に、挿入したい命令の内容を命令ＲＡＭ７２に書
き込む。その後、ＤＳＰ１は命令ＲＯＭ３のプログラム
の実行を始める。ＤＳＰ１がプログラムを実行していく
うちに、プログラムカウンタ４がアドレスｎになったこ
とを挿入アドレスレジスタ７１と比較部７３で比較する
ことにより検出し、この結果をコール命令発生部７５と
マルチプレクサ７４に送り、コール命令発生部７５は制
御部５に対してサブルーチンコール命令を発生を要求
し、プログラムカウンタ４に命令ＲＡＭ７２の先頭アド
レスｍをロードさせ、ＤＳＰ１の実行を命令ＲＡＭ７２
の先頭アドレスｍに分岐させる。同時に、マルチプレク
サ７４は命令ＲＡＭ７２を選択する。その結果、命令Ｒ
ＡＭ７２の内容が制御部５に入力され、ＤＳＰ１は命令
ＲＯＭ３のアドレスｎから続いて命令ＲＡＭ７２の内容
を実行する。このとき、あらかじめ命令ＲＡＭ７２の任
意のアドレスにサブルーチンコールに対応したリターン
命令を書き込んでおくことにより、ＤＳＰ１は命令ＲＡ
Ｍ７２の内容を実行した後、、命令ＲＯＭ３のアドレス
ｎ＋１番地から実行を継続することができる。これによ
り、マスクＲＯＭ化したプログラム中の任意の場所に複
数の命令を追加することができる。
て説明する。ＤＳＰ１が命令ＲＯＭ３のある番地からプ
ログラムの実行を始める前に、あらかじめ、ＣＰＵ２か
らＣＰＵバス１２を通して命令ＲＯＭ３上に複数の命令
を挿入したい位置を示すアドレスを挿入アドレスレジス
タ７１に、挿入したい命令の内容を命令ＲＡＭ７２に書
き込む。その後、ＤＳＰ１は命令ＲＯＭ３のプログラム
の実行を始める。ＤＳＰ１がプログラムを実行していく
うちに、プログラムカウンタ４がアドレスｎになったこ
とを挿入アドレスレジスタ７１と比較部７３で比較する
ことにより検出し、この結果をコール命令発生部７５と
マルチプレクサ７４に送り、コール命令発生部７５は制
御部５に対してサブルーチンコール命令を発生を要求
し、プログラムカウンタ４に命令ＲＡＭ７２の先頭アド
レスｍをロードさせ、ＤＳＰ１の実行を命令ＲＡＭ７２
の先頭アドレスｍに分岐させる。同時に、マルチプレク
サ７４は命令ＲＡＭ７２を選択する。その結果、命令Ｒ
ＡＭ７２の内容が制御部５に入力され、ＤＳＰ１は命令
ＲＯＭ３のアドレスｎから続いて命令ＲＡＭ７２の内容
を実行する。このとき、あらかじめ命令ＲＡＭ７２の任
意のアドレスにサブルーチンコールに対応したリターン
命令を書き込んでおくことにより、ＤＳＰ１は命令ＲＡ
Ｍ７２の内容を実行した後、、命令ＲＯＭ３のアドレス
ｎ＋１番地から実行を継続することができる。これによ
り、マスクＲＯＭ化したプログラム中の任意の場所に複
数の命令を追加することができる。
【００３１】
【発明の効果】以上説明したように本発明によれば、Ｄ
ＳＰのプログラムをマスクＲＯＭ化した後でも、外部か
らの制御によりプログラムの内容の修正、追加が可能と
なる。
ＳＰのプログラムをマスクＲＯＭ化した後でも、外部か
らの制御によりプログラムの内容の修正、追加が可能と
なる。
【図１】本発明の第１の実施の形態によるディジタルシ
グナルプロセッサを示すブロック図
グナルプロセッサを示すブロック図
【図２】同ディジタルシグナルプロセッサの動作説明図
【図３】本発明の第２の実施の形態によるディジタルシ
グナルプロセッサを示すブロック図
グナルプロセッサを示すブロック図
【図４】同ディジタルシグナルプロセッサの動作説明図
【図５】本発明の第３の実施の形態によるディジタルシ
グナルプロセッサを示すブロック図
グナルプロセッサを示すブロック図
【図６】同ディジタルシグナルプロセッサの動作説明図
【図７】本発明の第４の実施の形態によるディジタルシ
グナルプロセッサを示すブロック図
グナルプロセッサを示すブロック図
【図８】同ディジタルシグナルプロセッサの動作説明図
１ ディジタルシグナルプロセッサ ２ ＣＰＵ ３ 命令ＲＯＭ ４ プログラムカウンタ ５ 制御部 ６ 演算部 ７ データＲＡＭ ８ 分岐点アドレスレジスタ ９ 分岐先アドレスレジスタ １０ 比較部 １１ マルチプレクサ １２ ＣＰＵバス ３１ 終了アドレスレジスタ ３２ 開始アドレスレジスタ ３３ 比較部 ３４ マルチプレクサ ３５ 実行／停止制御部 ５１ 置換アドレスレジスタ ５２ 命令レジスタ ５３ 比較部 ５４ マルチプレクサ ７１ 挿入レジスタ ７２ 命令ＲＡＭ ７３ 比較部 ７４ マルチプレクサ ７５ コール命令発生部
Claims (4)
- 【請求項１】 動作を指示するプログラムを記憶する命
令メモリと、この命令メモリのアドレスを指定するプロ
グラムカウンタと、このプログラムカウンタで指定され
た番地の上記命令メモリの内容を読み出し、その動作を
制御する制御部と、この制御部によって動作を制御され
る演算部と、データメモリを有するディジタルシグナル
プロセッサにおいて、プログラムの分岐点のアドレスと
分岐先のアドレスを記憶する手段と、分岐点のアドレス
の値と上記プログラムカウンタの値を比較する手段と、
分岐先のアドレスの値を上記プログラムカウンタに書き
込む手段と、外部から分岐点のアドレスと分岐先のアド
レスを記憶する手段に値を設定できる手段とを備えたこ
とを特徴とするディジタルシグナルプロセッサ。 - 【請求項２】 動作を指示するプログラムを記憶する命
令メモリと、この命令メモリのアドレスを指定するプロ
グラムカウンタと、このプログラムカウンタで指定され
た番地の上記命令メモリの内容を読み出し、その動作を
制御する制御部と、この制御部によって動作を制御され
る演算部と、データメモリを有するディジタルシグナル
プロセッサにおいて、プログラムの実行の開始アドレス
と停止アドレスを記憶する手段と、開始アドレスの値を
上記プログラムカウンタに書き込む手段と、停止アドレ
スの値と上記プログラムカウンタの値を比較する手段
と、外部から開始アドレスと停止アドレスを記憶する手
段に値を設定できる手段と、外部から上記制御部の動作
の実行、停止を制御する手段と、外部から上記制御部の
動作の実行、停止を監視できる手段とを備えたことを特
徴とするディジタルシグナルプロセッサ。 - 【請求項３】 動作を指示するプログラムを記憶する命
令メモリと、この命令メモリのアドレスを指定するプロ
グラムカウンタと、このプログラムカウンタで指定され
た番地の上記命令メモリの内容を読み出し、その動作を
制御する制御部と、この制御部によって動作を制御され
る演算部と、データメモリを有するディジタルシグナル
プロセッサにおいて、１つの命令語を記憶する手段と、
上記命令メモリのある番地のアドレスを記憶する手段
と、記憶しているアドレスの値と上記プログラムカウン
タの値を比較する手段と、上記命令メモリかまたは記憶
している命令語かを切り替えて上記制御部に入力する手
段と、外部からアドレスと命令語を記憶する手段に値を
設定できる手段とを備えたことを特徴とするディジタル
シグナルプロセッサ。 - 【請求項４】 動作を指示するプログラムを記憶する命
令メモリと、この命令メモリのアドレスを指定するプロ
グラムカウンタと、このプログラムカウンタで指定され
た番地の上記命令メモリの内容を読み出し、その動作を
制御する制御部と、この制御部によって動作を制御され
る演算部と、データメモリを有するディジタルシグナル
プロセッサにおいて、複数の命令語を記憶する手段と、
上記命令メモリのある番地のアドレスを記憶する手段
と、記憶しているアドレスの値と上記プログラムカウン
タの値を比較する手段と、上記制御部に対してサブルー
チンコールの発生を要求する手段と、外部からアドレス
と複数の命令語を記憶する手段に値を設定できる手段と
を備えたことを特徴とするディジタルシグナルプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP707796A JPH09198245A (ja) | 1996-01-19 | 1996-01-19 | ディジタルシグナルプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP707796A JPH09198245A (ja) | 1996-01-19 | 1996-01-19 | ディジタルシグナルプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09198245A true JPH09198245A (ja) | 1997-07-31 |
Family
ID=11656030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP707796A Pending JPH09198245A (ja) | 1996-01-19 | 1996-01-19 | ディジタルシグナルプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09198245A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829735B1 (en) | 1999-06-08 | 2004-12-07 | Nec Electronics Corporation | Computer system having a ROM correction unit |
| CN100397333C (zh) * | 2004-07-07 | 2008-06-25 | 群联电子股份有限公司 | 内含中央处理单元的可扩充集成电路及其方法 |
-
1996
- 1996-01-19 JP JP707796A patent/JPH09198245A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6829735B1 (en) | 1999-06-08 | 2004-12-07 | Nec Electronics Corporation | Computer system having a ROM correction unit |
| CN100397333C (zh) * | 2004-07-07 | 2008-06-25 | 群联电子股份有限公司 | 内含中央处理单元的可扩充集成电路及其方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4911022B2 (ja) | カウンタ制御回路、動的再構成回路およびループ処理制御方法 | |
| JP3563768B2 (ja) | Ｒｏｍプログラム変更装置 | |
| US5600807A (en) | Programmable controller capable of updating a user program during operation by switching between user program memories | |
| JPH09198245A (ja) | ディジタルシグナルプロセッサ | |
| JPS62226231A (ja) | プロセツサ | |
| US5963725A (en) | Simulation system and method for microcomputer program | |
| JPH0218729B2 (ja) | ||
| JPS6031652A (ja) | Ｒｏｍ内蔵マイクロコンピュ−タ | |
| JP2005063311A (ja) | プロセッサシステムのパッチ方法およびパッチ適用プログラム | |
| JPS6152747A (ja) | マイクロプロセツサ | |
| JP2009211491A (ja) | プログラム作成方法およびその装置 | |
| JP3164690B2 (ja) | アドレス制御装置 | |
| JPH11288371A (ja) | インサーキットエミュレータ | |
| JPH0682321B2 (ja) | マイクロ制御装置 | |
| JPH0221331A (ja) | マイクロコンピュータのプログラム制御方式 | |
| JPS60126731A (ja) | プログラム制御方法 | |
| JPH09282165A (ja) | 情報処理装置 | |
| JPS62221034A (ja) | 演算制御装置 | |
| JP2000047864A (ja) | プログラム書き替え方法及び装置 | |
| JPS6158042A (ja) | マイクロプログラム制御方式 | |
| JP2002323983A (ja) | 命令生成方法、命令生成方法及び情報処理装置 | |
| JP2006023848A (ja) | 命令変更装置 | |
| JPH04274520A (ja) | マイクロプログラム制御装置 | |
| JPH1165829A (ja) | アドレス変換回路 | |
| JPH0212332A (ja) | 複数の同一命令を含むプログラムの処理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Effective date: 20050622 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
| A977 | Report on retrieval |
Effective date: 20051201 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060411 |