JPH04275603A - プログラマブル・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＮＯＰ命令に付加され
たＮＯＰ実行回数指示機能に基づいてＮＯＰ命令を実行
するプログラマブル・コントローラに関する。

【０００２】

【従来の技術】従来より、ＲＩＳＣアーキテクチャによ
り処理を行うプログラマブル・コントローラ（以下、Ｐ
Ｃと記載する）においては、図６に示すような命令６０
１（［ＰＵＳＨ］、［ＳＴ　　Ａ］、［ＮＯＰ］、［Ｌ
Ｄ　　Ｂ］、［ＰＯＰ］等）、すなわちプログラムを、
プログラムメモリ６０２に格納して、これにより処理を
行っていた。このプログラムは、個々の命令６０１毎に
アドレスｍ＋ｉ（ｉ＝０、１、２、・・・）で区切られ
ており、各命令６０１は、それぞれその読み出しが１ク
ロックで終了できるように、データ長（１ステップ）が
４バイトに設定されいる。

【０００３】また、このように、全ての命令を４バイト
の固定長としているのは、命令を順次読み出しながら連
続的に処理できるようにするためのものでもあり、ＲＩ
ＳＣアーキテクチャの特徴でもある。

【０００４】図７は、上記のような構成のＲＩＳＣアー
キテクチャにおけるＰＣの処理動作を、なかでも、ＮＯ
Ｐ命令の使用例を示したものである。これは通常ＰＣで
使用している汎用ＣＰＵの処理機能を向上させるために
、コプロセッサ（補助ＣＰＵ）が併用されるが、そのコ
プロセッサ停止時のフローチャートである。　　図７に
おいて、コプロセッサは、汎用ＣＰＵがコプロセッサに
対する停止コマンド［ＳＴ　　Ａ］を実行しても直ぐに
は停止せず、処理で区切りのいいところまで終了したと
ころで停止するようになっている。このため、汎用ＣＰ
Ｕは、所定のＮ回のＮＯＰ命令を使って、コプロセッサ
が停止しているべき時間を計測したのち、コプロセッサ
の停止を確認するためにステイタスレジスタＢの内容を
読み出す（コマンド［ＬＤ　　Ｂ］）。そして「Ｂ＝０
」であればコプロセッサは停止しており、この場合は正
常終了と判断する。しかし「Ｂ＝１」であればコプロセ
ッサは動作中であり、この場合はハードウエアに異常が
あると判断し、異常処理に移るようになている。

【０００５】

【発明が解決しようとする課題】上述のように、ＲＩＳ
Ｃアーキテクチャにおいては、［ＰＵＳＨ］、［ＰＯＰ
］、［ＮＯＰ］等の１又は２バイトで表現可能な命令で
も、例えば上記の例の如く４バイトの固定長データとし
て使用するため、一般にプログラムメモリの使用効率は
決して良いものではない。加えて、ＰＣにおいては、処
理のタイミングを調整するための［ＮＯＰ］命令の使用
頻度が特に高い。この場合、例えば、ある１つのタイミ
ング調整に１０回の［ＮＯＰ］命令が必要な場合、その
ために１０ステップのプログラムメモリが必要であった
。

【０００６】このように、従来のＲＩＳＣプロセッサの
命令形式では、ＣＰＵの制御命令の中のタイミングを調
整するために、従来通りに［ＮＯＰ］命令を使用してい
たのでは、プログラムメモリ容量（ステップ数）が増大
しプログラムメモリの使用効率が非常に悪くなるという
問題点を有していた。

【０００７】本発明の目的は、［ＮＯＰ］命令を連続し
て実行する場合でも、プログラムメモリ容量（ステップ
数）が増大しないようなＰＣを提供することにある。

【０００８】

【課題を解決するための手段】本発明は、ＲＩＳＣアー
キテクチャを採用して処理を行うプログラマブル・コン
トローラに適用される。

【０００９】機能付加手段は、例えばＲＡＭ（ランダム
・アクセス・メモリ）等からなり、ＮＯＰ命令にＮＯＰ
実行回数を指示する機能を付加する。例えば、ＮＯＰ命
令が書き込まれた１ステップのアドレスビット位置等に
ＮＯＰ命令の実行回数を示すデータを保持する。

【００１０】実行手段は、例えばマイクロプロセッサ等
からなり、機能付加手段により付加された機能により指
示されたＮＯＰ実行回数に基づいてＮＯＰ命令を実行す
る。例えば、１ステップのＮＯＰ命令を１個読み出し、
そのアドレスビット位置のデータが実行回数「１０」を
示していれば、ＮＯＰ命令を１０回繰り返す。

【００１１】

【作用】本発明では、機能付加手段によりＮＯＰ命令に
ＮＯＰ実行回数を指示する機能が付加される。すると、
実行手段により、上記付加された機能により指示された
ＮＯＰ実行回数に基づいてＮＯＰ命令が実行される。

【００１２】このように、１ステップのＮＯＰ命令が１
個読み出されただけで、例えば１０回のＮＯＰ実行回数
の指示が付加されていれば、ＮＯＰ命令が１０回繰り返
されることになる。したがって、ＮＯＰ命令を連続して
実行する場合でも、ＮＯＰ命令を１ステップで表現でき
るのでメモリが増大することがない。

【００１３】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて詳細に述べる。図１は、本発明の実施例に係わる
ＰＣの回路構成図である。

【００１４】ＰＣは、ＣＰＵ１、そのＣＰＵ１とアドレ
スバス、データバス等で接続されているプログラムメモ
リ２、データメモリ３、特には図示しない入力出力装置
等から成っている。

【００１５】プログラムメモリ２は、ＰＣの処理内容を
記述したプログラムを格納している。このプログラムが
後述するようにＣＰＵ１により順次読み出され、その読
み出されたプログラムに従ってＰＣの処理が実行される
。

【００１６】データメモリ３は、各種演算に使用される
データを記憶している。ＣＰＵ１は処理を実行する際に
は、このデータを読み出して演算を行う。また、データ
メモリ３は、ＣＰＵ１により、演算の結果を書き込まれ
る。

【００１７】ＣＰＵ１は、各種のレジスタ、セレクタ、
カウンタ、制御回路等から構成されている。次に、これ
を説明する。プログラムカウンタ１１は、プログラムメ
モリ２から命令を読み出すためのアドレス情報を順次増
加して生成する。プログラムカウンタ１１は、そのアド
レス情報を保持するレジスタ機能を備えており、このレ
ジスタに保持されたアドレス情報は、アドレスセレクタ
１６ａに供給される。

【００１８】アドレスセレクタ１６ａは、プログラムカ
ウンタ１１から供給されるアドレス情報をセレクトする
。セレクトされたアドレス情報は、ドライバ（駆動回路
）１７ａを介してプログラムメモリ２に与えられる。 また、アドレスセレクタ１６ａには、後述する命令レジ
スタ１２からもアドレス情報が供給されている。そして
、この命令レジスタ１２からのアドレス情報の供給によ
り、不連続なプログラムカウント値の増加動作を行う。 この不連続なプログラムカウント値の増加により、ＣＰ
Ｕ１は飛び越し処理ができるようになっている。

【００１９】命令レジスタ１２はプログラムメモリ２か
ら読み出した命令を保持するためのものである。この、
命令レジスタ１２上の命令フォーマットは、通常、図２
に示すように、命令の種類を示す命令コード部ＯＰ、演
算データが格納さているデータメモリ３に対するデータ
アドレス部ＤＡ、又はプログラムの飛び越し先を示すプ
ログラムメモリ２に対するプログラムアドレス部ＰＡか
らなる。命令レジスタ１２上の上記命令コード部ＯＰは
制御回路１３へ供給される。また、データアドレス部Ｄ
Ａ、またはプログラムアドレス部ＰＡは、それぞれデー
タメモリ３、プログラムメモリ２に供給される。

【００２０】制御回路１３は、上記命令コード部ＯＰを
解読して、対応する制御信号を生成し、その制御信号を
ＣＰＵ１を構成する各回路に供給することにより、各部
（回路）に命令に応じた動作指示を行って、システム全
体を制御する。

【００２１】レジスタファイル１４は応用命令を実行す
る際、データメモリ３から読み出したデータを一時的に
保持し、或いは、演算結果を保持する。ＡＬＵ（ａｒｉ
ｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ：　算術論理演
算装置）１５は応用命令の算術演算を行う。

【００２２】ここで、本発明のＮＯＰ命令のプログラム
フォーマットについて説明しておく。本発明では、図２
に示すプログラムフォーマットにおいて、ＮＯＰ命令の
ＮＯＰが命令コード部ＯＰに、ＮＯＰ命令のＮＯＰ実行
回数がプログラムアドレス部ＰＡに入った形になってい
る。

【００２３】図３は、このようなプログラムフォーマッ
トでプログラムメモリ２上に記憶（格納）されているプ
ログラムを模式的に示したものである。同図において、
アドレスｍ＋０、ｍ＋１、ｍ＋２には、それぞれ、命令
［ＳＴ　　Ａ］、［ＮＯＰ　　２］、［ＬＤ　　Ｂ］が
記憶（格納）されている。アドレスｍ＋１に格納されて
いる命令［ＮＯＰ　　２］がＮＯＰ処理を２回行うこと
を指示したプログラムフォーマットである。

【００２４】図４（ａ）〜（ｈ）は、上記のプログラム
に基づいて動作する図１に示す各部のタイムチャートで
ある。 同図（ａ）〜（ｈ）は、上から、クロック信号ＣＬＫ、
アドレスセレクタ１６ａの保持するアドレス情報（ＰＡ
）、そのアドレス情報（ＰＡ）に対応するプログラムメ
モリ２のプログラム情報（ＰＡ´）、そのプログラムメ
モリ２からのプログラム情報出力（ＰＤ）、その出力さ
れたプログラム情報を保持する命令レジスタ１２の内容
（ＩＲ）、データメモリ３への入力（ＤＡ）、そのデー
タメモリ３からの出力（ＤＤ）、及びプログラムカウン
タ停止信号（ＳＧ）である。

【００２５】同図（ａ）　の、クロック信号ＣＬＫの周
期ｔ´がフェッチのサイクルである。すなわち、同図（
ｂ）　に示すように、時刻ｔ０で、プログラムカウンタ
１１により与えられているアドレスセレクタ１６ａのア
ドレス情報ＰＡ（「ｍ＋０」）が、ドライバ１７ａを介
してプログラムメモリ２に与えられる。続いて時刻ｔ１
で、プログラムカウンタ１１により増加・更新された次
のアドレス情報ＰＡ（「ｍ＋１」）がプログラムメモリ
２に与えられ、さらに、時刻ｔ２では、その次のアドレ
ス情報ＰＡ（「ｍ＋２」）がプログラムメモリ２に与え
られる。

【００２６】そして、同図（ｃ）　に示すように、上記
順次更新されて与えられるアドレス情報ＰＡ（「ｍ＋０
」、「ｍ＋１」、「ｍ＋２」）に対応するプログラムメ
モリ２上のプログラム情報ＰＡ´、すなわち、［ＳＴ　
　Ａ］，［ＮＯＰ　　２］，［ＬＤＢ］が、それぞれ、
同図（ｄ）　に示すように、時刻ｔ０−１、ｔ１−１、
ｔ２−１で、プログラムメモリ２から信号ＰＤとなって
出力される。

【００２７】この、プログラムメモリ２から出力された
信号ＰＤは、同図（ｅ）　に示すように、まず初めの信
号ＰＤ（［ＳＴ　　Ａ］）が、時刻ｔ１で命令レジスタ
１２に信号ＩＲとして保持され、制御回路１３により読
み出される。

【００２８】制御回路１３は、命令レジスタ１２から読
み出した信号ＩＲの命令コード部ＯＰ（図２参照）を解
読して［ＳＴ　　Ａ］命令であることを判別し、その命
令に付加されているアドレス及びデータに基づいて、外
部デバイスであるデータメモリ３の上記指定されてたア
ドレスに上記データを書き込む（図４（ｆ）　の時刻ｔ
１〜ｔ２）。

【００２９】同時（時刻ｔ２）に、次の信号ＰＤ（［Ｎ
ＯＰ　　２］）が、命令レジスタ１２に信号ＩＲとして
保持され、ふたたび、制御回路１３により読み出される
。 制御回路１３は、その読み出した次の命令が［ＮＯＰ　
　２］であることを判別すると直ちにプログラムカウン
タ１１に対してアクティブな停止信号ＳＧを出力する（
図４（ｅ）、（ｈ）　参照）。このため、プログラムカ
ウンタ１１は、この［ＮＯＰ　　２］命令の次の命令で
あるプログラム情報ＰＡ´（［ＬＤＢ］）のアドレス情
報ＰＡ（「ｍ＋２」）を作成した時点で停止する。すな
わち、アドレスセレクタ１６ａのアドレス情報ＰＡは時
刻ｔ２でＰＡ＝「ｍ＋２」となった後、時刻ｔ３におい
ても、ＰＡ＝「ｍ＋２」のままとなって同じアドレスを
出力し続ける（同図（ｂ）　参照）。

【００３０】また、同時（時刻ｔ２）に制御回路１３は
、プログラムメモリ２のアドレス、データ及びライト信
号をハイ・インピーダンスとする。このため、上記アド
レス情報ＰＡ（「ｍ＋２」）に対応するプログラム情報
ＰＡ´（［ＬＤ　　Ｂ］）も、データバス上に出力され
たままとなる。ただし読み込みは行われない（同図（ｃ
）、（ｄ）　参照）。

【００３１】さらに、制御回路１３は、上記［ＮＯＰ　
　２］命令を読み出すと直ちにその命令機能に付加され
ているＮＯＰ実行回数を制御回路１３に内臓された特に
は図示しない減算カウンタに取り込み、これも特には図
示しない動作クロックを用いて上記減算カウンタをデク
リメントする。そして、その減算カウンタのカウント値
が「１」となったならば、プログラムカウンタ１１に対
してアクティブに出力していた停止信号ＳＧを反転させ
てアドレスカウントを再開させると共に、自らは上記デ
ータバス上に出力されたままとなっていた次の命令を読
み出して実行する（同図（ｅ）、（ｆ）　参照）。

【００３２】上記、減算カウンタのカウント値が「１」
となった時点でプログラムカウンタ１１のアドレスカウ
ントが再開されるのは、図４のタイミングチャートから
も明らかなごとく、２回のＮＯＰ命令が実行されるため
には、その「２」から「１」減算した処理タイミング回
数、つまりは１回分だけプログラムカウンタ１１が停止
していればよいからである。

【００３３】すなわち、ＮＯＰ命令が読み込まれた最初
の処理タイミングで、減算カウンタがデクリメントされ
るが、これと同時に最初のＮＯＰ命令も実行される（同
図（ｆ）、（ｇ）　時刻ｔ２〜ｔ３参照）。この実行後
、停止しているプログラムカウンタ１１によって次のＮ
ＯＰ命令が読み込まれる。このように、減算カウンタに
よるデクリメントは、その処理タイミングにおけるＮＯ
Ｐ命令実行に対応している。従って、次のＮＯＰ命令の
読み込みは当該ＮＯＰ命令に対応する減算カウンタのデ
クリメント処理より先に行われるものであるから、当該
ＮＯＰ命令実行後にデクリメントすべき減算カウンタの
カウント値が「１」となっているときは、当該ＮＯＰ命
令は一連のＮＯＰ命令の最終の（最後に１個残った）Ｎ
ＯＰ命令である。したがって、もう、その処理タイミン
グでカウント値を減算する必要がないばかりでなく、つ
ぎの他の命令を読み出す準備が必要となる。　　すなわ
ち、Ｎ回のＮＯＰ命令であれば処理タイミング「Ｎ−１
」回のプログラムカウンタ１１の停止でＮ回のＮＯＰ命
令信号を命令レジスタ１２に挿入でき、これによりＮ回
のＮＯＰ命令が実行できるものである。そして、所定の
一連のＮＯＰ命令実行後は、続く処理タイミングで、１
処理タイミング前に再開されているプログラムカウンタ
１１により支障なく直ちに次の他の命令を読み出して、
その他の命令による処理の実行に移行できるものである
。

【００３４】図５は、上記のＮＯＰ処理回数が大きく増
加している場合のＣＰＵ１による処理動作を示すフロー
チャートである。同図において、先ず、ＣＰＵ１がコプ
ロセッサに対する停止コマンド［ＳＴＡ］を実行する（
ステップＳ５０１）。

【００３５】既に述べたように、コプロセッサは直ぐに
は停止せず、区切りのいいところまで処理したところで
停止するようになっている。例えば図５の場合、区切り
のいいところまで長時間を見積もる必要があり、このた
め、ＮＯＰ命令を１０回実行することが要求されている
。そして、ＣＰＵ１はそのＮＯＰ命令を読み出すと、図
４で説明したようにＮＯＰ命令を１０回実行する（Ｓス
テップ５０２）。このステップＳ５０２では、特には図
示しないが、減算カウンタのデクリメントと、そのデク
リメント後のカウント値の判別処理が行われており、ま
た、プログラムカウンタ１１のカウント停止、再開の処
理も行われている。

【００３６】上記１０回のＮＯＰ処理が終了すると、直
ちにコマンド［ＬＤ　　Ｂ］を実行する。すなわち、コ
プロセッサの停止を確認するためにステイタスレジスタ
Ｂの内容を読み出す（ステップＳ５０３）。そして「Ｂ
＝０」であればコプロセッサは停止しており、この場合
は正常終了と判断する。しかし「Ｂ＝１」であればコプ
ロセッサは動作中であり、この場合はハードウエアに異
常があると判断し、異常処理に移る。

【００３７】このように、ステップＳ５０２は、従来で
あれば１０回記述される必要があったが、本実施例では
１回の記述でよく、減少した９回分のステップ記述に対
応するプログラムメモリ２の記憶領域が開放される。

【００３８】このように開放されたプログラム記憶領域
については、予め開放が見込めるものであればその領域
をシステム構築時に削減してコスト低減を計ることがで
きる。また、プログラムメモリ２の容量が不変のもので
あれば、従来より多くのプログラムを実装できるように
なり、効率のよいシステム構築が可能となる。

【００３９】

【発明の効果】本発明によれば、ＮＯＰ命令を連続して
実行する場合でも、ＮＯＰ命令を１ステップで表現でき
るので、連続するＮＯＰ命令が要求されるプログラムを
メモリに記憶させる場合でも、メモリが増大することが
ない。従ってプログラムメモリの使用効率が上昇し、こ
れによりコストの低減を計ることができる。また、効率
のよいシステム構築が可能となる。

【図面の簡単な説明】

【図１】本発明に係わる実施例のＰＣの回路構成図であ
る。

【図２】実施例のプログラムフォーマットである。

【図３】プログラムメモリ上のプログラムフォーマット
を説明する図である。

【図４】実施例のＰＣの各部の動作を示すタイムチャー
トである。

【図５】実施例のフローチャートである。

【図６】従来のアーキテクチャによるプログラム構成の
例を示す図せある。

【図７】従来のアーキテクチャによる処理を示すフロー
チャートである。

【符号の説明】

１　　ＣＰＵ ２　　プログラムメモリ ３　　データメモリ １１　　プログラムカウンタ １２　　命令レジスタ １３　　制御回路 １６ａ、１６ｂ　　アドレスセレクタ １７ａ、１７ｃ、１７ｄ　　ドライバ（駆動回路）ＰＡ
　　プログラムアドレス信号 ＰＤ　　プログラムデータ信号 ＤＡ　　制御信号入力 ＤＤ　　制御信号出力

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ＲＩＳＣアーキテクチャを採用して処
   理を行うプログラマブル・コントローラにおいて、ＮＯ
   Ｐ命令にＮＯＰ実行回数を指示する機能を付加する機能
   付加手段と、　　該機能付加手段により付加された機能
   により指示されたＮＯＰ実行回数に基づいてＮＯＰ命令
   を実行する実行手段と、を備えたことを特徴とするプロ
   グララマブル・コントローラ。