JP3164690B2 - アドレス制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
に関し、特にマイクロコンピュータにおけるアドレス制
御装置の改良に関する。

【０００２】

【従来の技術】従来のマイクロコンピュータのアドレス
制御装置の例を図７を参照して説明する。同図において
データバス１にレジスタ部２が接続される。レジスタ部
２は、図示しないマルチプレクサを介して入出力端子を
共通に接続した複数のレジスタからなり、Ｂレジスタ、
…、ＨＬレジスタ、スタックポインタＳＰ、プログラム
カウンタＰＣ、ラッチを含んでいる。レジスタ部２に
は、図８に示すシステムクロック信号群のうち、クロッ
ク信号Ｔ1 及びＴ4 が供給され、データラッチ等に用い
られる。レジスタ部２の出力端子は内部アドレスラッチ
３に接続される。内部アドレスラッチ３には、図８に示
すシステムクロック信号群のうち、クロック信号Ｔ2 が
供給され、内部アドレスラッチ３はクロック信号Ｔ2 の
供給に応答してレジスタ部２が出力するアドレス情報を
取込み、保持する。内部アドレスラッチ３は、保持する
アドレス情報をアドレスラッチ５及びインクリメンタ／
ディクリメンタ４に出力する。上述したレジスタ部２、
内部ラッチ３及びインクリメンタ／ディクリメンタ４
は、いわゆるレジスタファイルを形成する。アドレスラ
ッチ５は、供給されるクロック信号Ｔ3 に応答してアド
レス情報を取込み、アドレス情報ＡＤを記憶装置８に与
える。インクリメンタ／ディクリメンタ４は、インクリ
メント（増加指令）信号に応答して内部アドレスラッチ
３から供給されるアドレス情報に＋１を加えてレジスタ
部２に出力する。また、デクリメント（減少指令）信号
に応答して内部アドレスラッチ３から供給されるアドレ
ス情報から１を減じてレジスタ部２に出力する。インク
リメント信号及びデクリメント信号は命令デコーダ７か
ら供給されるインクリメント／デクリメント切換信号
（以下、切換信号という）Ｓ1 によって表示される。命
令デコーダ７は、記憶装置８から命令レジスタ１２にフ
ェッチした命令コードに対応した制御出力を発生し、図
示しないゲート等を制御して信号経路の形成、レジスタ
の選択等を行う。後述する命令をフェッチしたとき、上
記切換信号Ｓ１によってインクリメント信号或いはデク
リメント信号を供給する。記憶装置８は、供給されるア
ドレス情報ＡＤに対応する記憶内容をデータバス１に出
力し、或いはアドレス情報ＡＤに対応する記憶位置にデ
ータバス１から供給される情報を記憶する。テンポラリ
レジスタ９及びＡレジスタ１１は、データバス１に接続
されて情報を一時的に記憶する。テンポラリレジスタ９
及びＡレジスタ１１の各出力端子は算術論理演算ユニッ
ト（以下、ＡＬＵという）１０の入力端子に夫々接続さ
れている。ＡＬＵ１０における情報の算術・論理演算の
実行結果はデータバス１に出力される。

【０００３】上述したアドレス制御装置の各部回路にお
いては、特に図示しないが図８に示されるシステムクロ
ック信号が使用され、回路動作の同期が確保される。ク
ロック信号は、信号Ｔ1 〜Ｔ4 の順番に発生する。

【０００４】次に、アドレス制御装置の従来の動作につ
いて説明する。ここでは、後述する本発明の動作に関係
する命令について説明する。理解を容易にするため、上
記命令を次の３種類に分類して述べる。 (I) レジスタ間接オートポストインクリメントアドレッシング (HL+) レジスタ間接オートプリデクリメントアドレッシング (-HL) (II)スタックポインタ操作命令 PUSH/POP サブルーチンコール／リターン CALL/RET 割り込み／割り込みリターン INT/RETI (III) その他 JR d （１） 種類(I) の命令動作について、 ＬＤ Ｂ，（ＨＬ+) の場合 Ｂ ← （ＨＬ），ＨＬ←ＨＬ＋１ 本命令は、ＨＬという名前で示されるレジスタ（ＨＬレ
ジスタ）の内容をアドレス情報とし、この内容でアドレ
スされる記憶手段の内容をＢという名前で示されるレジ
スタ（Ｂレジスタ）へ転送する。ＨＬレジスタの内容は
ＨＬレジスタ読み出し後にインクリメント（１加算）さ
れ、再びＨＬレジスタへ書き込まれる。なお、動作例で
はアドレスラッチ５にアドレス情報がセットされた時点
で、転送終了と見做してＨＬレジスタへの書込みを行っ
ている。

【０００５】本命令が命令デコーダ７にフェッチされた
場合のアドレス制御装置の動作について図９に示すタイ
ミングチャートを参照して説明する。同図は、本命令に
よるレジスタ間の情報の転送の様子を示しており、第１
クロックでレジスタ部２からプログラムカウンタＰＣの
アドレス情報が読み出され、このプログラムカウンタＰ
Ｃのアドレス情報が第２クロックで内部アドレスラッチ
３に保持される。更に、アドレス情報は第３クロックで
アドレスラッチ５に保持され、記憶装置８のアドレス信
号入力端子に与えられる。また、内部アドレスラッチ３
に保持されたアドレス情報ＰＣは、インクリメンタ／デ
ィクリメンタ４によって１増加されて、“ＰＣ＋１”と
してレジスタ部２に出力される。この“ＰＣ＋１”は、
第４クロックでプログラムカウンタＰＣに取込まれ、プ
ログラムカウンタＰＣの値が１増加する。この動作を繰
り返してプログラムカウンタＰＣのアドレス情報は、
“ＰＣ＋１、ＰＣ＋２、ＰＣ＋３、…”と１ずつ増加
し、アドレスラッチ５を介して記憶装置８のアドレスを
順番に指定してプログラムを進行させる。

【０００６】図示の命令実行サイクルの実行開始の時点
で、命令レジスタ１２に上記“ＬＤＢ，（ＨＬ+)”のコ
ードがフェッチされ、命令デコーダ７でデコードされる
と、命令実行サイクルにおける第１サイクルの第１クロ
ックでレジスタ部２内のＨＬレジスタの内容ＨＬが読み
出され、第２クロックで内部アドレスラッチ３に取込ま
れ、第３クロックでアドレスラッチ５に取込まれる。第
４クロックでＨＬレジスタの内容がアドレス情報として
記憶装置８に取込まれる。また、内部アドレスラッチ３
の出力はインクリメンタ／ディクリメンタ４を介して
“ＨＬレジスタの内容＋１”となり、第４クロックでレ
ジスタ部２のＨＬレジスタに取込まれる。第２サイクル
の第１クロックで、記憶装置８からアドレスＨＬに対応
するデータ（ＨＬ）がデータバス１に出力される。第２
クロックで、レジスタ部２の図示しないデータラッチに
データ（ＨＬ）が取込まれ、第３クロックでＢレジスタ
に記憶される。これによって、命令“ＬＤ Ｂ，（ＨＬ
+)”の実行が終了する。

【０００７】なお、第２サイクルの第１クロックでレジ
スタファイル２内のプログラムカウンタＰＣの内容“Ｐ
Ｃ＋２”が出力され、同第２クロックで内部アドレスラ
ッチ３に取込まれ、同第３クロックでアドレスラッチ５
に取込まれ、記憶装置８にプログラムカウンタＰＣの内
容“ＰＣ＋２”が出力される。プログラムカウンタＰＣ
の値は、インクリメンタ／ディクリメンタ４を経て“Ｐ
Ｃ＋３”に増加され、同第４クロックでプログラムカウ
ンタＰＣに取込まれ、プログラムカウンタＰＣのインク
リメント（増加動作）が繰り返される。

【０００８】 ＬＤ Ｂ，(-ＨＬ）の場合 ＨＬ←ＨＬ−１，Ｂ ←（ＨＬ−１） 本命令は、ＨＬレジスタの内容をデクリメント（１減
算）したデータをアドレス情報とし、このデータによっ
てアドレスされた記憶手段の内容をＢレジスタに転送す
る。

【０００９】本命令が命令デコーダ７にフェッチされた
場合のアドレス制御装置の動作について図１０に示すタ
イミングチャートを参照して説明する。同図は、本命令
によるレジスタ間の情報の転送の様子を示しており、命
令デコーダ７は切換信号Ｓ１をデクリメント指令に切換
える。まず、命令実行サイクルの第１サイクルの第１ク
ロックでレジスタ部２内のＨＬレジスタからアドレス情
報が読み出され、第２クロックで内部アドレスラッチ３
に記憶された後、第３クロックでアドレスラッチ５に記
憶される。しかし、アドレス情報としては使われず、イ
ンクリメンタ／ディクリメンタ４によってアドレス情報
が１だけデクリメントされて第４クロックでレジスタ部
２内のＨＬレジスタに“ＨＬ−１”が書込まれる。その
後、第２サイクルの第１クロックで再度ＨＬレジスタか
ら読み出された“ＨＬ−１”のアドレス情報が、同第２
クロックで内部アドレスラッチ３に記憶され、同第３ク
ロックでアドレスラッチ５に記憶され、アドレスＡＤと
して記憶手段８に出力される。同第４クロックでアドレ
スＡＤを記憶手段８に取込む。第３サイクルの第１クロ
ックで、“ＨＬ−１”のアドレス情報に対応する内容
（ＨＬ−１）が記憶手段８からデータバス１に出力され
る。同第２クロックでレジスタ部２のデータラッチでラ
ッチされ、同第３クロックでレジスタ部２内のＢレジス
タに内容（ＨＬ−１）が転送される。これによって、命
令“ＬＤ Ｂ，(-ＨＬ）”の実行が終了する。

【００１０】なお、第３サイクルの第１クロックでレジ
スタ部２内のプログラムカウンタＰＣの内容“ＰＣ＋
２”が出力され、同第２クロックで内部アドレスラッチ
３に取込まれ、同第３クロックでアドレスラッチ５に取
込まれ、記憶装置８にプログラムカウンタＰＣの内容
“ＰＣ＋２”が出力される。プログラムカウンタＰＣの
値は、インクリメンタ／ディクリメンタ４を経て“ＰＣ
＋３”に増加され、同第４クロックでプログラムカウン
タＰＣに取込まれ、プログラムカウンタＰＣが“ＰＣ＋
３”にセットされる。このようにして、プログラムカウ
ンタＰＣのインクリメントが引続いて繰り返される。

【００１１】図には書いていないが、命令“ＬＤ Ｂ，
(-ＨＬ）”を実行する他の方法もある。例えば、レジス
タ部２内のＨＬレジスタから読み出されたアドレス情報
はデータバス１を介してＡレジスタ１１に供給される。
テンポラリレジスタには予め１が設定される。ＡＬＵ１
０に減算を指令すると、ＡＬＵ１０で１減算されたアド
レス情報ＡＤはデータバス１を介してレジスタ部２内の
ＨＬレジスタに記憶される。その後、再度ＨＬレジスタ
から読み出されたアドレス情報ＡＤが内部アドレスラッ
チ３を介してアドレスラッチ５に記憶され、アドレスＡ
Ｄとして出力される。アドレスラッチ出力によってアド
レスされた記憶手段８から読み出された情報は、データ
バス１を介してレジスタ部２内のＢレジスタに転送され
る。

【００１２】（２） 種類(II)の命令動作について ＰＵＳＨ Ｂ の場合 （ＳＰ）← Ｂ ，ＳＰ←ＳＰ−１ 本命令は、Ｂレジスタの内容を、スタックポインタＳＰ
の内容でアドレスされる記憶手段へ転送する。スタック
ポインタＳＰの内容はスタックポインタＳＰからアドレ
スを読み出した後にデクリメント（１減算）される。

【００１３】本命令が命令デコーダ７にフェッチされた
場合のアドレス制御装置の動作について図１１に示すタ
イミングチャートを参照して説明する。なお、プログラ
ムカウンタのインクリメント動作“ＰＣ，ＰＣ＋１，Ｐ
Ｃ＋２，ＰＣ＋３，…”は上述した命令の場合と同様で
あるので説明を省略する。まず、上記命令をフェッチし
た命令デコーダ７から切換信号Ｓ１によってデクリメン
ト指令がインクリメンタ／ディクリメンタ４に与えられ
る。命令“ＰＵＳＨ Ｂ”の実行サイクルの第１サイク
ル第１クロックでレジスタ部２内のスタックポインタＳ
Ｐから読み出された内容は、同第２クロックで内部アド
レスラッチ３に記憶された後、同第３クロックでアドレ
スラッチ５に記憶されてアドレスＡＤとして出力され、
同第４クロックで記憶装置８に取込まれる。レジスタ部
２内にあるＢレジスタの内容は、第２サイクルの第１ク
ロックでデータバス１に出力され、同第２クロックでア
ドレスラッチ５の出力によってアドレスされた記憶手段
８に取込まれる。これによって、“（ＳＰ）← Ｂ ”
が実行される。また、内部アドレスラッチ３に記憶され
たアドレス情報は、インクリメンタ／ディクリメンタ４
によってデクリメントされ、第１サイクルの第４クロッ
クでレジスタ部２内のスタックポインタＳＰに書き込ま
れる。これにより、“ＳＰ←ＳＰ−１”が実行される。

【００１４】 ＰＯＰ Ｂ の場合 ＳＰ←ＳＰ＋１ ，Ｂ ←（ＳＰ＋１） 本命令は、スタックポインタＳＰの内容をインクリメン
ト（１加算）したデータをアドレス情報として記憶手段
に与え、記憶手段から読み出された内容をＢレジスタに
転送する。本命令が命令デコーダ７にフェッチされた場
合のアドレス制御装置の動作について図１２に示すタイ
ミングチャートを参照して説明する。なお、プログラム
カウンタのインクリメント動作“ＰＣ，ＰＣ＋１，…”
は先述した命令の場合と同様であるので説明を省略す
る。まず、上記命令をフェッチした命令デコーダ７から
切換信号Ｓ１によってインクリメント指令がインクリメ
ンタ／ディクリメンタ４に与えられる。命令実行サイク
ルの第１サイクルの第１クロックでレジスタ部２内のス
タックポインタＳＰより読み出されたアドレス情報は、
同第２クロックで内部アドレスラッチ３に記憶された
後、同第３クロックでアドレスラッチ５に記憶される。
しかし、アドレス情報としては使われない。このアドレ
ス情報はインクリメンタ／ディクリメンタ４によってイ
ンクリメントされて“ＳＰ＋１”となり、同第４クロッ
クでレジスタ部２内のスタックポインタＳＰに書込まれ
る。その後、第２サイクルの第１クロックで再度スタッ
クポインタＳＰから読み出されたアドレス情報“ＳＰ＋
１”が、同第２クロックで内部アドレスラッチ３に記憶
され、同第３クロックでアドレスラッチ５に記憶されア
ドレス情報として記憶装置８に出力される。同第４クロ
ックでアドレス情報が記憶装置８に取込まれる。第２サ
イクルの第１クロックで記憶手段８からアドレスラッチ
５によってアドレスされた内容（ＳＰ＋１）がデータバ
ス１に出力される。同第２クロックで内容（ＳＰ＋１）
がデータバス１からレジスタ部２内のラッチに取込ま
れ、同第３クロックでレジスタ部２内のＢレジスタに記
憶される。こうして、ＰＯＰ Ｂの命令が実行される。

【００１５】 サブルーチンコール／リターン（ＣＡ
ＬＬ／ＲＥＴ）、割込／割込リターン（ＩＮＴ／ＲＥＴ
Ｉ）はプログラムの分岐を伴う点では上述したＰＵＳＨ
／ＰＯＰ命令とは異なるが、スタックポインタＳＰの増
減に関する動作は同じである。従って、ＣＡＬＬ／ＩＮ
ＴがＰＵＳＨに対応し、ＲＥＴ／ＲＥＴＩがＰＯＰに対
応する。 （３） 種類(III) の命令動作について ＪＲ ｄ の場合 ＰＣ←＄＋２＋ｄ 本命令は、命令の第１ワードが記憶されているアドレス
＄（ここでは、１ワードのパイプライン処理を想定して
いるのでＰＣは常に＄＋２を指す）と、オフセットｄと
の加算値をプログラムカウンタＰＣに設定する。

【００１６】本命令が命令レジスタ１２にフェッチされ
た場合のアドレス制御装置の動作について図１３に示す
タイミングチャートを参照して説明する。命令実行サイ
クルにおける第１サイクルの第１クロックでプログラム
カウンタＰＣからアドレス情報“ＰＣ＋３”がデータバ
ス１に出力され、データバス１、テンポラリレジスタ９
を介してＡＬＵ１０に転送される。同第２クロックでプ
ログラムカウンタＰＣの内容“ＰＣ＋３”が内部アドレ
スラッチ３に取込まれ、同第３クロックでアドレスラッ
チ５に記憶されて記憶装置８にアドレス情報として出力
される。第２サイクルの第１クロックで記憶装置８は、
“ＰＣ＋３”のアドレスからオフセット“ｄ”を読み出
してデータバス１に出力する。このオフセット“ｄ”は
データバス１、Ａレジスタ１１を介してＡＬＵ１０に転
送される。ＡＬＵ１０は、直ちに“ＰＣ＋３＋ｄ（＝＄
＋３＋ｄ）”を計算し、データバス１に出力する。この
計算結果は、同第１クロックでレジスタ部２のラッチに
取込まれ、同第２クロックで内部アドレスラッチ３に記
憶され、更に、同第３クロックでアドレスラッチ５に記
憶される。しかし、分岐先アドレスとしては“＄＋２＋
ｄ”でなければならないので、インクリメンタ／ディク
リメンタ４でデクリメントされて第４クロックでレジス
タ部２内のプログラムカウンタＰＣに記憶される。続く
第３サイクルの第１クロックで、レジスタ部内のプログ
ラムカウンタＰＣから“＄＋２＋ｄ”という値のアドレ
ス情報が読み出される。第２クロックで内部アドレスラ
ッチ３にラッチされた後、第３クロックでアドレスラッ
チ４に記憶され、第４クロックで記憶装置８にアドレス
として取込まれて対応するアドレスから分岐先命令のフ
ェッチを行う。

【００１７】

【発明が解決しようとする課題】かかる従来技術には、
次に述べるような改善すべき点がある。 １．ＬＤ Ｂ，(-ＨＬ）のような命令の場合、ＨＬレジ
スタの内容をデクリメントしてからアドレスとして出力
しなければならない。このため、ＨＬレジスタの内容を
アドレス情報として使う前にデクリメントするためのサ
イクルが必要である。

【００１８】２．スタックを操作する命令（ＰＵＳＨ／
ＰＯＰ）やＣＰＵ動作（ＣＡＬＬ／ＲＥＴ，ＩＮＴ／Ｒ
ＥＴＩ）の場合、通常、スタックポインタは、“スタッ
クの一番新しいデータを示すアドレス−１”を指してい
るので、スタックへの書込動作では、スタックポインタ
ＳＰのアドレス情報をアドレスとしてデータを書込み、
その後、アドレス情報をデクリメントしてスタックポイ
ンタＳＰに書込む。従って、スタックポインタＳＰの更
新のためのサイクルは必要ない。逆に、スタックからの
読出動作では、スタックポインタＳＰからアドレス情報
を読み出し、インクリメントしてからアドレスされたス
タックの内容を読み出す。従って、スタックポインタ更
新のためのサイクルが必要となる。

【００１９】これとは反対に、通常、スタックポインタ
がスタックの一番新しいデータを示すアドレスを指して
いる場合では、スタックへの書込動作は、スタックポイ
ンタを更新（インクリメント）してからデータを書込
む。従って、スタックポインタの更新のためのサイクル
が必要となる。逆に、スタックからの読出動作ではスタ
ックポインタ更新のためのサイクルは特に必要としな
い。いずれにしても、スタックへの書込み、或いは、ス
タックからの読み出しのどちらかでスタックポインタの
更新サイクルが必要である。

【００２０】３．その他の場合（従来例では、ＪＲ ｄ
を例にして説明している）、分岐命令でアドレスが不連
続になったとき等、本来あるべきアドレス情報がずれた
ような場合、これを調整するサイクルが必要となる。

【００２１】以上３種類の例をあげたが、アドレス情報
をインクリメント／デクリメントするためのサイクルを
回避する技術がないわけではない。例えば、命令の種類
によってアドレス計算が必要な場合は、アドレス専用の
演算手段を設けて命令の実行と並行して若しくは実行に
先だって自動的にアドレス計算を行い余分なサイクルを
発生しないようにする技術は既に知られている。

【００２２】しかし、命令のプリフェッチ（パイプライ
ン処理）機能や、先行解析、アドレス計算を一手に行う
アドレス演算ユニット等を必要とし、マイクロコンピュ
ータのアーキテクチャに直接影響を及ぼす。また、回路
規模も大きく複雑になって不具合である。

【００２３】よって、本発明は、アーキテクチャを変更
しない従来技術の延長で命令の実行速度及びＣＰＵの処
理速度を早くしてマイクロコンピュータの処理能力を向
上することを目的とする。

【００２４】

【課題を解決するための手段】上記目的を達成するため
本発明のアドレス制御装置は、アドレス情報を記憶する
ことができる複数のレジスタを含んで構成されるレジス
タ部と、上記レジスタ部のいずれかのレジスタから出力
されるアドレス情報をラッチする第１のアドレスラッチ
と、増減指令に応答して上記第１のアドレスラッチから
出力されるアドレス情報を増加若しくは減少する増減手
段と、切換指令に応答して上記第１のアドレスラッチ及
び上記増減手段のいずれかが出力するアドレス情報を選
択して第２のアドレスラッチに出力するセレクタと、フ
ェッチした命令語が上記レジスタに保持されているアド
レス情報を増加若しくは減少して用いるものであると
き、上記命令語に対応して上記増減指令の内容を設定す
ると共に上記セレクタが上記増減手段の出力を選択する
ように上記切換指令を設定する命令デコーダと、を備え
ること特徴とする。

【００２５】

【作用】命令デコーダにフェッチされた命令がレジスタ
部に記憶されているアドレス情報を変更して記憶装置に
与えるものであるとき、レジスタ部からアドレスラッチ
への転送途中でアドレス情報を変更する。このため、セ
レクタ及び増減手段が転送路の途中に設けられる。命令
がアドレス情報の変更を要しないものであるとき、セレ
クタはレジスタ部の出力を選択してアドレスラッチに出
力する。命令がアドレス情報の変更を要するものである
とき、変更の態様が増減手段に設定され、セレクタは増
減手段の出力を選択してアドレスラッチに出力する。そ
の結果、アドレス情報を変更するための命令サイクルが
不要となり、命令実行サイクルが短縮される。

【００２６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明によるマイクロコンピュータのア
ドレス制御装置の例を示すブロック図である。同図にお
いて、図７に示された従来装置と対応する部分には同一
符号を付し、かかる部分の説明は省略する。この実施例
では、内部アドレスラッチ３及びアドレスラッチ５間に
セレクタ２１を設けている。セレクタ２１はＡ入力端子
及びＢ入力端子を備える。Ａ入力端子には内部アドレス
ラッチ３の出力端子が接続され、Ｂ入力端子にはインク
リメンタ／ディクリメンタ４の出力端子が接続される。
セレクタ２１の出力端子はアドレスラッチ５の入力端子
に接続される。セレクタ２１は、命令デコーダ７から供
給される切換信号Ｓ２によって制御される。切換信号Ｓ
２がセレクタ２１のＡ入力端子側を選択すると、内部ア
ドレスラッチ３の出力がアドレスラッチ５に転送され
る。切換信号Ｓ２がセレクタ２１のＢ入力端子側を選択
すると、インクリメンタ／ディクリメンタ４の出力がア
ドレスラッチ５に転送される。他の構成は従来例と同様
である。

【００２７】次に、上記回路構成によるアドレシングに
ついて説明する。命令語に対するアドレシング動作を従
来例と対応して次の３種類に分類して説明する。 (I) レジスタ間接オートポストインクリメントアドレッシング (HL+) レジスタ間接オートプリデクリメントアドレッシング (-HL) (II)スタックポインタ操作命令 PUSH/POP サブルーチンコール／リターン CALL/RET 割り込み／割り込みリターン INT/RETI (III) その他 JR d （１） 種類(I) の命令動作について、 ＬＤ Ｂ，（ＨＬ+) の場合 Ｂ ← （ＨＬ），ＨＬ←ＨＬ＋１ 本命令は、ＨＬレジスタの内容をアドレス情報としてア
ドレスされる記憶手段の内容をＢという名前で示される
レジスタへ転送する。ＨＬレジスタの内容はＨＬレジス
タ読み出し後にインクリメント（１加算）され、再びＨ
Ｌレジスタに書込まれる。なお、動作例ではアドレスラ
ッチ５にアドレス情報がセットされた時点で、転送終了
と見做してＨＬレジスタへの書込みを行っている。

【００２８】本命令が命令デコーダ７にフェッチされた
場合のアドレス制御装置の動作について図２に示すタイ
ミングチャートを参照して説明する。まず、従来と同様
にレジスタ部２のプログラムカウンタＰＣのアドレス情
報は、４クロックでプログラムカウンタＰＣ→内部アド
レスラッチ３→インクリメンタ／ディクリメンタ４→プ
ログラムカウンタＰＣを一巡し、アドレス情報を“Ｐ
Ｃ，ＰＣ＋１，ＰＣ＋２，ＰＣ＋３，…”と歩進させる
ように動作している。命令“ＬＤ Ｂ，（ＨＬ+)”をフ
ェッチした命令デコーダ７は切換信号Ｓ２をセレクタ２
１に与え、Ａ入力端子の選択を継続する。命令実行サイ
クルにおける第１サイクルの第１クロックでレジスタ部
２内のＨＬレジスタから読み出されたアドレス情報は、
同第２クロックで内部アドレスラッチ３に記憶され、第
３クロックでセレクタ２１を介してアドレスラッチ５に
記憶される。このＨＬレジスタのアドレス情報は第４ク
ロックで記憶装置８に取込まれ、第２サイクルの第１ク
ロックでこのアドレス情報に対応する記憶内容（ＨＬ）
がデータバス１に出力される。この記憶内容（ＨＬ）
は、同第２クロックでレジスタ部２にラッチされ、同第
３クロックでＢレジスタに記憶される。こうして、“Ｂ
←（ＨＬ），ＨＬ←ＨＬ＋１”が実行される。

【００２９】 ＬＤ Ｂ，(-ＨＬ) の場合 ＨＬ←ＨＬ−１，Ｂ ←（ＨＬ＋１） 本命令は、ＨＬレジスタの内容をデクリメント（１減
算）されたデータをアドレス情報としてアドレスされた
記憶手段の内容をＢレジスタに転送する。

【００３０】本命令が命令デコーダ７にフェッチされた
場合のアドレス制御装置の動作について図３に示すタイ
ミングチャートを参照して説明する。まず、従来と同様
にレジスタ部２のプログラムカウンタＰＣのアドレス情
報は、４クロックでプログラムカウンタＰＣ→内部アド
レスラッチ３→インクリメンタ／ディクリメンタ４→プ
ログラムカウンタＰＣを一巡し、アドレス情報を“Ｐ
Ｃ，ＰＣ＋１，ＰＣ＋２，ＰＣ＋３，…”と歩進させ
る。命令“ＬＤ Ｂ，（ＨＬ+)”をフェッチした命令デ
コーダ７は命令実行サイクルの第１サイクルの間中、切
換信号Ｓ１をデクリメント指令に設定し、入力切換信号
Ｓ２をＢ入力端子選択に設定する。命令実行サイクルに
おける第１サイクルの第１クロックでレジスタ部２内の
ＨＬレジスタからアドレス情報ＨＬが読み出される。読
み出されたアドレス情報は同第２クロックで内部アドレ
スラッチ３に記憶される。内部アドレスラッチ３に記憶
されたアドレス情報はインクリメンタ／ディクリメンタ
４に出力されて“ＨＬ−１”にデクリメントされ、セレ
クタ２１のＢ入力端子及び出力端子を介してアドレスラ
ッチ５に出力される。同第３クロックでアドレスラッチ
５に取込まれ、記憶装置８にアドレス情報ＡＤとして出
力される。同第４クロックで記憶装置８にアドレス情報
が取込まれる。また、同第４クロックでインクリメンタ
／ディクリメンタ４が出力しているアドレス情報をＨＬ
レジスタに取込む。

【００３１】第２サイクルの第１クロックで記憶手段８
から読み出されたアドレス“ＨＬ−１”に対応する記憶
情報（ＨＬ−１）はデータバス１に出力される。この情
報は同第２クロックでレジスタ部２のラッチに取込ま
れ、同第３クロックでレジスタ部２内のＢレジスタに記
憶される。こうして、“ＨＬ←ＨＬ−１，Ｂ←（ＨＬ＋
１）”が実行される。 （２） 種類(II)の命令動作について ＰＵＳＨ Ｂ の場合について （ＳＰ）← Ｂ ，ＳＰ←ＳＰ−１ 本命令は、Ｂレジスタの内容を、スタックポインタＳＰ
の内容でアドレスされる記憶手段に転送する。スタック
ポインタＳＰの内容はスタックポインタＳＰからアドレ
スを読み出した後にデクリメント（１減算）される。

【００３２】本命令が命令デコーダ７にフェッチされた
場合のアドレス制御装置の動作について図４に示すタイ
ミングチャートを参照して説明する。なお、プログラム
カウンタのインクリメント動作“ＰＣ，ＰＣ＋１，ＰＣ
＋２，ＰＣ＋３，…”は上述した命令の場合と同様であ
るので説明を省略する。まず、上記命令を命令レジスタ
１２にフェッチした命令デコーダ７から切換信号Ｓ１に
よって命令実行サイクルの第１サイクルの間中デクリメ
ント指令がインクリメンタ／ディクリメンタ４に与えら
れる。また、入力切換信号Ｓ２はセレクタ２１にＡ入力
端子の選択を指令する。命令“ＰＵＳＨ Ｂ”の実行サ
イクルの第１サイクル第１クロックでレジスタ部２内の
スタックポインタＳＰから読み出された内容は、同第２
クロックで内部アドレスラッチ３に記憶された後、同第
３クロックでアドレスラッチ５に記憶されてアドレス情
報ＡＤとして出力され、同第４クロックで記憶装置８に
取込まれる。また、ラッチ３に記憶されたアドレス情報
は、インクリメンタ／ディクリメンタ４によってデクリ
メントされ、同第４クロックでレジスタ部２内のスタッ
クポインタＳＰに“ＳＰ−１”が書込まれる。これによ
り、“ＳＰ←ＳＰ−１”が実行される。レジスタ部２内
にあるＢレジスタの内容は、第２サイクルの第１クロッ
クでデータバス１に出力され、同第２クロックでアドレ
スラッチ５の出力によってアドレスされた記憶手段８に
記憶される。これによって、“（ＳＰ）← Ｂ ”が実
行される。

【００３３】 ＰＯＰ Ｂの場合 ＳＰ←ＳＰ＋１ ，Ｂ ←（ＳＰ＋１） 本命令は、スタックポインタＳＰの内容をインクリメン
ト（１加算）したデータをアドレス情報として記憶手段
に与え、記憶手段から読み出された内容をＢレジスタに
転送する。本命令が命令デコーダ７にフェッチされた場
合のアドレス制御装置の動作について図５に示すタイミ
ングチャートを参照して説明する。なお、プログラムカ
ウンタのインクリメント動作“ＰＣ，ＰＣ＋１，…”は
先述した命令の場合と同様であるので説明を省略する。
まず、上記命令をフェッチした命令デコーダ７から切換
信号Ｓ１によってインクリメント指令がインクリメンタ
／ディクリメンタ４に与えられる。また、入力切換信号
Ｓ２は、命令実行サイクルの第１サイクルの間中セレク
タ２１にＢ入力端子の選択を指令する。本命令実行サイ
クルの第１サイクルの第１クロックでレジスタ部２内の
スタックポインタＳＰからアドレス情報が読み出され
る。このアドレス情報は同第２クロックで内部アドレス
ラッチ３に記憶される。内部アドレスラッチ３の出力
は、インクリメンタ／ディクリメンタ４によってインク
リメントされた後セレクタ２１のＢ入力端子を介してア
ドレスラッチ５に出力される。このアドレス情報“ＳＰ
＋１”同第３クロックでアドレスラッチ５に取込まれ、
記憶装置８に出力される。同第４クロックでアドレス情
報“ＳＰ＋１”は記憶装置８に取込まれる。また、同第
４クロックでインクリメンタ／ディクリメンタ４が出力
しているアドレス情報“ＳＰ＋１”がスタックポインタ
ＳＰに取込まれる。

【００３４】第２サイクルの第１クロックで、記憶手段
８からアドレス情報“ＳＰ＋１”に対応する内容“（Ｓ
Ｐ＋１）”がデータバス１に読み出される。同第２クロ
ックでレジスタ部２のラッチはこの内容を取込み、同第
３クロックでＢレジスタに内容“（ＳＰ＋１）”を記憶
する。こうして、“ＳＰ←ＳＰ＋１ ，Ｂ ←（ＳＰ＋
１）”が実行される。従来、“ＰＯＰ Ｂ”命令の実行
サイクルに３サイクルを要したのに対し、上記セレクタ
２１を使用することによって、２サイクルで済む。

【００３５】 サブルーチンコール／リターン（ＣＡ
ＬＬ／ＲＥＴ），割込／割込リターン（ＩＮＴ／ＲＥＴ
Ｉ）はプログラムの分岐を伴う点では上記したＰＵＳＨ
／ＰＯＰ命令とは異なるが、スタックポインタＳＰの増
減に関する動作は同じであり、ＣＡＬＬ／ＩＮＴがＰＵ
ＳＨに対応し、ＲＥＴ／ＲＥＴＩがＰＯＰに対応する。
このため、かかる命令においても本願の発明の構成を用
いることによって命令実行サイクル中のアドレスの増減
のための１サイクル分を短縮することができる。 （３） 種類(III) の命令動作について ＪＲ ｄ の場合 ＰＣ←＄＋２＋ｄ 本命令は、命令の第１ワードが記憶されているアドレス
＄（ここでは、１ワードのパイプライン処理を想定して
いるのでＰＣは常に＄＋２を指す）と、オフセットｄと
の加算値をプログラムカウンタＰＣに設定する。

【００３６】本命令が命令デコーダ７にフェッチされた
場合のアドレス制御装置の動作について図６に示すタイ
ミングチャートを参照して説明する。本命令の実行サイ
クルでは、第２サイクルの間中、切換信号Ｓ１がインク
リメンタ／ディクリメンタ４にデクリメントを指令し、
入力切換信号Ｓ２がセレクタ２１にＢ入力端子の選択を
指令する。命令実行サイクルにおける第１サイクルの第
１クロックでプログラムカウンタＰＣからアドレス情報
“ＰＣ＋３”がデータバス１に出力され、データバス１
及びテンポラリレジスタ９を介してＡＬＵ１０に転送さ
れる。同第２クロックでプログラムカウンタＰＣの内容
“ＰＣ＋３”が内部アドレスラッチ３に取込まれる。同
第３クロックでアドレスラッチ５に“ＰＣ＋３”が記憶
され、記憶装置８にアドレス情報として出力される。同
第４クロックでアドレス情報“ＰＣ＋３”が記憶装置８
に取込まれる。また、内部アドレスラッチ３が出力する
アドレス情報“ＰＣ＋３”がインクリメンタ／ディクリ
メンタ４を介して“ＰＣ＋４”にインクリメントされ、
同第４クロックでアドレス情報“ＰＣ＋４”がレジスタ
部２のプログラムカウンタＰＣに取込まれる。

【００３７】第２サイクルの第１クロックで記憶装置８
は、“ＰＣ＋３”のアドレスからオフセット“ｄ”を読
み出してデータバス１に出力する。このオフセット
“ｄ”はデータバス１及びＡレジスタを介してＡＬＵ１
０に転送される。ＡＬＵ１０には加算が指令されてお
り、ＡＬＵ１０は、直ちに“ＰＣ＋３＋ｄ（＝＄＋３＋
ｄ）”を計算し、データバス１に出力する。この計算結
果は、同第１クロックでレジスタ部２のラッチに取込ま
れ、同第２クロックで内部アドレスラッチ３に記憶され
る。このとき、セレクタ２１は入力端子Ｂを選択し、イ
ンクリメンタ／ディクリメンタ４にはデクリメントが指
令されている。内部アドレスラッチ３の出力“ＰＣ＋３
＋ｄ”はインクリメンタ／ディクリメンタ４を介して
“ＰＣ＋２＋ｄ”にデクリメントされ、セレクタ２１の
Ｂ入力端子を介してアドレスラッチ５に出力される。同
第３クロックでアドレスラッチ５に記憶される。同第４
クロックで、アドレス情報“ＰＣ＋２＋ｄ”は記憶装置
８に取込まれる。また、同第４クロックでインクリメン
タ／ディクリメンタ４の出力であるアドレス情報“ＰＣ
＋２＋ｄ”はレジスタ部２のプログラムカウンタＰＣに
取込まれる。こうして、“ＰＣ←＄＋２＋ｄ”が実行さ
れるが、かかるジャンプ命令においても本願の発明の構
成を用いることによって命令実行サイクル中のアドレス
の増減のための１サイクル分を短縮することができる。

【００３８】なお、実施例のインクリメンタ／ディクリ
メンタ４は、供給されるアドレス情報を切換信号Ｓ１に
対応して１だけ増加或いは減少しているが、指令に応じ
た値を増加或いは減少する構成とすることができる。こ
れは、例えば、命令デコーダ７によって定数が設定され
るレジスタの出力と、内部ラッチ３の出力とを入力とす
る演算装置を用いて実現される。このようにすれば、レ
ジスタ部２に保持されているアドレス情報を変更して使
用する、より幅広い命令語に対応することが可能とな
る。

【００３９】

【発明の効果】以上説明したように本発明の構成によれ
ば、レジスタ部からアドレス情報をアドレスラッチに転
送する途中において、命令デコーダにフェッチした命令
に応じてアドレス情報を変更することを可能とする構成
としているので、命令中のデータ転送や演算以外に消費
されるサイクルである、アドレス情報のインクリメント
或いはデクリメントのためのサイクルを無くすことがで
き、その分命令の実行速度を早くすることが可能とな
る。また、割込処理等の命令に依存しないＣＰＵの動作
速度も早くすることが可能となる。

【図面の簡単な説明】

【図１】図１は、本発明の実施例を示すブロック図であ
る。

【図２】図２は、実施例における命令“ＬＤ Ｂ，（Ｈ
Ｌ+)”の実行を説明するタイミングチャートである。

【図３】図３は、実施例における命令“ＬＤ Ｂ，(-Ｈ
Ｌ）”の実行を説明するタイミングチャートである。

【図４】図４は、実施例における命令“ＰＵＳＨ Ｂ”
の実行を説明するタイミングチャートである。

【図５】図５は、実施例における命令“ＰＯＰ Ｂ”の
実行を説明するタイミングチャートである。

【図６】図６は、実施例における命令“ＪＲ ｄ”の実
行を説明するタイミングチャートである。

【図７】図７は、従来例の構成を示すブロック図であ
る。

【図８】図８は、アドレス制御装置に用いるシステムク
ロック信号の例を示すタイミング図である。

【図９】図９は、従来例における命令“ＬＤ Ｂ，（Ｈ
Ｌ+)”の実行を説明するタイミングチャートである。

【図１０】図１０は、従来例における命令“ＬＤ Ｂ，
(-ＨＬ）”の実行を説明するタイミングチャートであ
る。

【図１１】図１１は、従来例における命令“ＰＵＳＨ
Ｂ”の実行を説明するタイミングチャートである。

【図１２】図１２は、従来例における命令“ＰＯＰ
Ｂ”の実行を説明するタイミングチャートである。

【図１３】図１３は、従来例における命令“ＪＲ ｄ”
の実行を説明するタイミングチャートである。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−117040（ＪＰ，Ａ) 特開 平１−263750（ＪＰ，Ａ) 特開 昭59−189447（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/42

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】アドレス情報を記憶することができる複数
   のレジスタを含んで構成されるレジスタ部と、 前記レジスタ部のいずれかのレジスタから出力されるア
   ドレス情報をラッチする第１のアドレスラッチと、 増減指令に応答して前記第１のアドレスラッチから出力
   されるアドレス情報を増加若しくは減少する増減手段
   と、 切換指令に応答して前記第１のアドレスラッチ及び前記
   増減手段のいずれかが出力するアドレス情報を選択して
   第２のアドレスラッチに出力するセレクタと、 フェッチした命令語が前記レジスタに保持されているア
   ドレス情報を増加若しくは減少して用いるものであると
   き、前記命令語に対応して前記増減指令の内容を設定す
   ると共に前記セレクタが前記増減手段の出力を選択する
   ように前記切換指令を設定する命令デコーダと、 を備えること特徴とするアドレス制御装置。
2. 【請求項２】前記増減手段は、前記増減指令に応答して
   前記アドレス情報に対して１加算及び１減算のいずれか
   を行うことを特徴とする請求項１記載のアドレス制御装
   置。