JPH06301532A - マイクロプロセッサ装置 - Google Patents
マイクロプロセッサ装置Info
- Publication number
- JPH06301532A JPH06301532A JP9136093A JP9136093A JPH06301532A JP H06301532 A JPH06301532 A JP H06301532A JP 9136093 A JP9136093 A JP 9136093A JP 9136093 A JP9136093 A JP 9136093A JP H06301532 A JPH06301532 A JP H06301532A
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Abstract
(57)【要約】
【目的】 従来と比べ回路規模が削減されたマイクロプ
ロセッサ装置を提供する。 【構成】 分岐命令の際、演算器で演算されたアドレス
をプログラムカウンタ以外の内部レジスタに一旦格納
し、その内部レジスタの内容をアドレスとして出力し、
そのアドレスをインクリメントしてプログラムカウンタ
に格納する。
ロセッサ装置を提供する。 【構成】 分岐命令の際、演算器で演算されたアドレス
をプログラムカウンタ以外の内部レジスタに一旦格納
し、その内部レジスタの内容をアドレスとして出力し、
そのアドレスをインクリメントしてプログラムカウンタ
に格納する。
Description
【０００１】
【産業上の利用分野】本発明は、分岐命令を含む多数の
命令を順次実行するマイクロプロセッサ装置（以下、
「ＭＰＵ」と略記することがある）に関する。
命令を順次実行するマイクロプロセッサ装置（以下、
「ＭＰＵ」と略記することがある）に関する。
【０００２】
【従来の技術】近年のＬＳＩ技術の発達により１つのＬ
ＳＩに中央演算処理装置（ＣＰＵ）を集積したＭＰＵが
一般的になっている。図３は、従来のＭＰＵのデータパ
スの模式図である。このデータパスには、プログラムカ
ウンタ１１と、プログラムカウンタ１１以外の複数（こ
の例では５個）の内部レジスタ１２＿１，１２＿２，
…，１２＿５が備えられている。
ＳＩに中央演算処理装置（ＣＰＵ）を集積したＭＰＵが
一般的になっている。図３は、従来のＭＰＵのデータパ
スの模式図である。このデータパスには、プログラムカ
ウンタ１１と、プログラムカウンタ１１以外の複数（こ
の例では５個）の内部レジスタ１２＿１，１２＿２，
…，１２＿５が備えられている。
【０００３】通常の一般的な動作の際は、先ずプログラ
ムカウンタ１１の内容ＰＣがセレクタ１３を経由しさら
にアドレスバスを経由してアドレスＡＤとして出力さ
れ、そのアドレスに格納された命令が読み込まれる（こ
れを「命令フェッチサイクル」と称する。）。またそれ
とともにインクリメンタ１４によりプログラムカウンタ
１１の出力ＰＣが１だけインクリメントされ、セレクタ
１５を経由して再度プログラムカウンタ１１に格納され
る。
ムカウンタ１１の内容ＰＣがセレクタ１３を経由しさら
にアドレスバスを経由してアドレスＡＤとして出力さ
れ、そのアドレスに格納された命令が読み込まれる（こ
れを「命令フェッチサイクル」と称する。）。またそれ
とともにインクリメンタ１４によりプログラムカウンタ
１１の出力ＰＣが１だけインクリメントされ、セレクタ
１５を経由して再度プログラムカウンタ１１に格納され
る。
【０００４】その後、２つのセレクタ１６＿１，１６＿
２により、プログラムカウンタ１１および内部レジスタ
１２＿１，１２＿２，…，１２＿５のうちの２つが選択
され、それら選択された２つの内部レジスタ等の内容が
演算器１７に入力され、直前に読み出された命令に従っ
て種々の演算が行なわれる。ここで、セレクタ１３によ
り、プログラムカウンタ１１の内容だけでなく、他の内
部レジスタ１２＿１，１２＿２，…，１２＿５の内容も
アドレスＡＤとして出力されるのは、内部レジスタ１２
＿１，１２＿２，…，１２＿５にアドレスを格納してそ
のアドレスにデータを書込み、もしくはそのアドレスか
らデータを読み込む必要があるからであり、したがって
このセレクタ１３は必ず備えられる。
２により、プログラムカウンタ１１および内部レジスタ
１２＿１，１２＿２，…，１２＿５のうちの２つが選択
され、それら選択された２つの内部レジスタ等の内容が
演算器１７に入力され、直前に読み出された命令に従っ
て種々の演算が行なわれる。ここで、セレクタ１３によ
り、プログラムカウンタ１１の内容だけでなく、他の内
部レジスタ１２＿１，１２＿２，…，１２＿５の内容も
アドレスＡＤとして出力されるのは、内部レジスタ１２
＿１，１２＿２，…，１２＿５にアドレスを格納してそ
のアドレスにデータを書込み、もしくはそのアドレスか
らデータを読み込む必要があるからであり、したがって
このセレクタ１３は必ず備えられる。
【０００５】ここで、アドレス間の距離ｄだけジャンプ
する相対分岐命令、即ちプログラムカウンタ１１の内容
ＰＣをＰＣ＋ｄに変更する命令を実行する場合、演算器
１７に、プログラムカウンタ１１の内容ＰＣと例えば内
部レジスタ１２＿１に格納された内容Ｒ0 ＝ｄを入力し
て加算演算を行ない、その演算結果ＰＣ＋ｄをセレクタ
１５を経由してプログラムカウンタ１１に格納し、その
プログラムカウンタ１１の内容ＰＣ＋ｄをセレクタ１３
を経由してアドレスＡＤとして出力することにより、そ
の分岐が実行される。
する相対分岐命令、即ちプログラムカウンタ１１の内容
ＰＣをＰＣ＋ｄに変更する命令を実行する場合、演算器
１７に、プログラムカウンタ１１の内容ＰＣと例えば内
部レジスタ１２＿１に格納された内容Ｒ0 ＝ｄを入力し
て加算演算を行ない、その演算結果ＰＣ＋ｄをセレクタ
１５を経由してプログラムカウンタ１１に格納し、その
プログラムカウンタ１１の内容ＰＣ＋ｄをセレクタ１３
を経由してアドレスＡＤとして出力することにより、そ
の分岐が実行される。
【０００６】図４は、相対分岐命令の実行シーケンスを
示したタイミングチャートである。３番地先への相対分
岐命令’ＪＲ ３’が１２３４，１２３５番地に格納さ
れているものとする。メモリリード信号ＭＲＤ がアサ
ート（Ｌレベル）されると、プログラムカウンタ１１の
内容ＰＣ＝１２３４がアドレスＡＤとして出力され、１
２３４番地に格納されている‘ＪＲ’が読み込まれる。
またその間にインクリメンタ１４によりプログラムカウ
ンタ１１の内容が１だけインクリメントされ、セレクタ
１５を経由してプログラムカウンタ１１に格納される。
次いで、プログラムカウンタ１１の、１だけインクリメ
ントされた内容ＰＣ＝’１２３５’がアドレスＡＤとし
て出力され、１２３５番地に格納されている‘３’が読
み込まれる。その間にプログラムカウンタ１１の内容は
インクリメンタ１４、セレクタ１５を経由してＰＣ＝１
２３６に書き換えられる。これにより命令フェッチサイ
クルが終了し、次にプログラムカウンタ１１の内容ＰＣ
＝’１２３６’と分岐の距離ｄ＝３が演算器１７に入力
されて加算され、その加算結果ＰＣ＋ｄ＝’１２３９’
がセレクタ１５を経由してプログラムカウンタ１１に格
納され、次いでプログラムカウンタ１１の内容ＰＣ＋ｄ
＝’１２３９’がセレクタ１３を経由してアドレスＡＤ
として出力され、アドレスＡＤ＝ＰＣ＋ｄ＝’１２３
９’番地に格納された命令（１２３９）が読み出され
る。その間にプログラムカウンタ１１の内容は、さらに
１だけ加算されＰＣ＝１２３Ａとなる。
示したタイミングチャートである。３番地先への相対分
岐命令’ＪＲ ３’が１２３４，１２３５番地に格納さ
れているものとする。メモリリード信号ＭＲＤ がアサ
ート（Ｌレベル）されると、プログラムカウンタ１１の
内容ＰＣ＝１２３４がアドレスＡＤとして出力され、１
２３４番地に格納されている‘ＪＲ’が読み込まれる。
またその間にインクリメンタ１４によりプログラムカウ
ンタ１１の内容が１だけインクリメントされ、セレクタ
１５を経由してプログラムカウンタ１１に格納される。
次いで、プログラムカウンタ１１の、１だけインクリメ
ントされた内容ＰＣ＝’１２３５’がアドレスＡＤとし
て出力され、１２３５番地に格納されている‘３’が読
み込まれる。その間にプログラムカウンタ１１の内容は
インクリメンタ１４、セレクタ１５を経由してＰＣ＝１
２３６に書き換えられる。これにより命令フェッチサイ
クルが終了し、次にプログラムカウンタ１１の内容ＰＣ
＝’１２３６’と分岐の距離ｄ＝３が演算器１７に入力
されて加算され、その加算結果ＰＣ＋ｄ＝’１２３９’
がセレクタ１５を経由してプログラムカウンタ１１に格
納され、次いでプログラムカウンタ１１の内容ＰＣ＋ｄ
＝’１２３９’がセレクタ１３を経由してアドレスＡＤ
として出力され、アドレスＡＤ＝ＰＣ＋ｄ＝’１２３
９’番地に格納された命令（１２３９）が読み出され
る。その間にプログラムカウンタ１１の内容は、さらに
１だけ加算されＰＣ＝１２３Ａとなる。
【０００７】
【発明が解決しようとする課題】このように、従来のＭ
ＰＵでは、命令フェッチサイクルにおいては常にプログ
ラムカウンタ１１の内容がアドレスとして出力される構
成であるため、プログラムカウンタ１１には、インクリ
メンタ１４で１だけインクリメントされた値（ＰＣ＋
１）を書き戻す場合と、演算器１７による演算結果（上
述の例ではＰＣ＋ｄ）を書き戻す場合とがあり、したが
ってセレクタ１５およびこのセレクタ１５を切り換える
ための制御論理回路を必要とし、その分回路が複雑とな
り、チップ面積の増大，コストアップをもたらしてい
た。
ＰＵでは、命令フェッチサイクルにおいては常にプログ
ラムカウンタ１１の内容がアドレスとして出力される構
成であるため、プログラムカウンタ１１には、インクリ
メンタ１４で１だけインクリメントされた値（ＰＣ＋
１）を書き戻す場合と、演算器１７による演算結果（上
述の例ではＰＣ＋ｄ）を書き戻す場合とがあり、したが
ってセレクタ１５およびこのセレクタ１５を切り換える
ための制御論理回路を必要とし、その分回路が複雑とな
り、チップ面積の増大，コストアップをもたらしてい
た。
【０００８】本発明は、上記事情に鑑み、従来と比べ回
路規模が削減されたマイクロプロセッサ装置を提供する
ことを目的とする。
路規模が削減されたマイクロプロセッサ装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明のマイクロプロセッサ装置は、現在実行中の命令の次
にその命令が格納されているアドレスとは離れたアドレ
スに格納された命令が実行されるように分岐させる分岐
命令を含む複数種類の命令を順次実行するマイクロプロ
セッサ装置において、 （１）現在実行中の命令が格納されているアドレスに連
続するアドレスを指標するプログラムカウンタ （２）演算結果が格納される１つもしくは複数の内部レ
ジスタ （３）上記プログラムカウンタもしくは上記内部レジス
タのいずれの内容をアドレスとして出力するかを選択す
るセレクタ （４）上記セレクタから出力されたアドレスをインクリ
メントしてプログラムカウンタに格納するインクリメン
タ を備えたことを特徴とするものである。
明のマイクロプロセッサ装置は、現在実行中の命令の次
にその命令が格納されているアドレスとは離れたアドレ
スに格納された命令が実行されるように分岐させる分岐
命令を含む複数種類の命令を順次実行するマイクロプロ
セッサ装置において、 （１）現在実行中の命令が格納されているアドレスに連
続するアドレスを指標するプログラムカウンタ （２）演算結果が格納される１つもしくは複数の内部レ
ジスタ （３）上記プログラムカウンタもしくは上記内部レジス
タのいずれの内容をアドレスとして出力するかを選択す
るセレクタ （４）上記セレクタから出力されたアドレスをインクリ
メントしてプログラムカウンタに格納するインクリメン
タ を備えたことを特徴とするものである。
【００１０】
【作用】本発明のマイクロプロセッサ装置（ＭＰＵ）
は、必ず備える必要のある、図３に示すセレクタ１３を
有効利用し、命令フェッチサイクルのときもプログラム
カウンタ以外の内部レジスタの内容をアドレスとして出
力することができるように構成したものである。即ち、
本発明のＭＰＵは、アドレスに関する演算結果、例えば
前述した、プログラムカウンタの内容ＰＣにアドレス間
の距離ｄを加算した結果ＰＣ＋ｄを、従来のように直接
プログラムカウンタに格納するのではなく、他の内部レ
ジスタに格納し、その内部レジスタに格納された値ＰＣ
＋ｄをアドレスＡＤとして出力してそのアドレスＡＤ＝
ＰＣ＋ｄに格納された命令を読み出し、また、内部レジ
スタからアドレスとして出力された値ＰＣ＋ｄをインク
リメントしてプログラムカウンタに格納する構成とした
ものであり、これにより、プログラムカウンタに格納す
る経路を選択するセレクタ、即ち、図３に示すセレクタ
１５、およびその制御論理回路が不要となり、その分回
路規模が削減される。
は、必ず備える必要のある、図３に示すセレクタ１３を
有効利用し、命令フェッチサイクルのときもプログラム
カウンタ以外の内部レジスタの内容をアドレスとして出
力することができるように構成したものである。即ち、
本発明のＭＰＵは、アドレスに関する演算結果、例えば
前述した、プログラムカウンタの内容ＰＣにアドレス間
の距離ｄを加算した結果ＰＣ＋ｄを、従来のように直接
プログラムカウンタに格納するのではなく、他の内部レ
ジスタに格納し、その内部レジスタに格納された値ＰＣ
＋ｄをアドレスＡＤとして出力してそのアドレスＡＤ＝
ＰＣ＋ｄに格納された命令を読み出し、また、内部レジ
スタからアドレスとして出力された値ＰＣ＋ｄをインク
リメントしてプログラムカウンタに格納する構成とした
ものであり、これにより、プログラムカウンタに格納す
る経路を選択するセレクタ、即ち、図３に示すセレクタ
１５、およびその制御論理回路が不要となり、その分回
路規模が削減される。
【００１１】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例におけるＭＰＵのデータパスを
示す模式図である。この図１は、従来例を示した図３に
対応し、以下では重複説明を避け、図３との相違点につ
いて説明する。
１は、本発明の一実施例におけるＭＰＵのデータパスを
示す模式図である。この図１は、従来例を示した図３に
対応し、以下では重複説明を避け、図３との相違点につ
いて説明する。
【００１２】図１における、図３との相違点は、演算器
１７の演算結果はプログラムカウンタ１１を除く内部レ
ジスタ１２＿１，１２＿２、…，１２＿５のいずれかに
格納される。したがって図１では、図３に示された、プ
ログラムカウンタ１１に格納されるデータを選択するセ
レクタ１５がない。またインクリメンタ１４の入力は、
図３ではプログラムカウンタ１１の出力であるが、図１
では、セレクタ１３の出力である。
１７の演算結果はプログラムカウンタ１１を除く内部レ
ジスタ１２＿１，１２＿２、…，１２＿５のいずれかに
格納される。したがって図１では、図３に示された、プ
ログラムカウンタ１１に格納されるデータを選択するセ
レクタ１５がない。またインクリメンタ１４の入力は、
図３ではプログラムカウンタ１１の出力であるが、図１
では、セレクタ１３の出力である。
【００１３】通常の命令フェッチサイクルでは、プログ
ラムカウンタ１１の出力ＰＣがセレクタ１３を経由して
アドレスＡＤとして出力されるとともに、そのアドレス
ＡＤがインクリメンタ１４でインクリメントされてプロ
グラムカウンタ１１に書き戻される。また前述した相対
分岐命令の場合は、演算器１７による演算結果ＰＣ＋ｄ
は、プログラムカウンタ１１ではなく、内部レジスタ１
２＿１，１２＿２，…，１２＿５のうちの１つ、例えば
内部レジスタ１２＿１に格納される。次の命令フェッチ
サイクルでは、その演算結果ＰＣ＋ｄが格納された、例
えば内部レジスタ１２＿１の内容Ｒ0 ＝ＰＣ＋ｄがセレ
クタ１３を経由してアドレスＡＤとして出力される。ま
たそのアドレスＡＤがインクリメンタ１４でインクリメ
ントされて、今度はプログラムカウンタ１１に入力され
る。このような論理シーケンスを構成することにより、
図３に示すセレクタ１５、およびその制御論理回路が不
要となり、その分回路規模の削減が図られる。
ラムカウンタ１１の出力ＰＣがセレクタ１３を経由して
アドレスＡＤとして出力されるとともに、そのアドレス
ＡＤがインクリメンタ１４でインクリメントされてプロ
グラムカウンタ１１に書き戻される。また前述した相対
分岐命令の場合は、演算器１７による演算結果ＰＣ＋ｄ
は、プログラムカウンタ１１ではなく、内部レジスタ１
２＿１，１２＿２，…，１２＿５のうちの１つ、例えば
内部レジスタ１２＿１に格納される。次の命令フェッチ
サイクルでは、その演算結果ＰＣ＋ｄが格納された、例
えば内部レジスタ１２＿１の内容Ｒ0 ＝ＰＣ＋ｄがセレ
クタ１３を経由してアドレスＡＤとして出力される。ま
たそのアドレスＡＤがインクリメンタ１４でインクリメ
ントされて、今度はプログラムカウンタ１１に入力され
る。このような論理シーケンスを構成することにより、
図３に示すセレクタ１５、およびその制御論理回路が不
要となり、その分回路規模の削減が図られる。
【００１４】図２は、図１に示すＭＰＵにおける、相対
分岐命令の実行シーケンスを示したタイミングチャート
である。この図２は、従来例における図４に対応する図
であり、以下図４との相違点について説明する。命令フ
ェッチサイクルにおいてアドレスＡＤ＝‘１２３４’，
‘１２３５’に格納されている命令‘ＪＲ ３’が読み
出され、この’３’が演算器１７でプログラムカウンタ
１１の値ＰＣ＝‘１２３６’に加算され‘１２３９’が
生成される。この‘１２３９’は、内部レジスタ１２＿
１に格納される。したがってプログラムカウンタ１１の
内容はＰＣ＝’１２３６’にとどまる。その後内部レジ
スタ１２＿１に格納された値Ｒ0 ＝‘１２３９’がアド
レスＡＤとして出力され、アドレスＡＤ＝’１２３９’
に格納された命令（１２３９）が読み出される。その間
にプログラムカウンタ１１には、アドレスＡＤ＝’１２
３９’に１が加算された値ＰＣ＝’１２３Ａ’が格納さ
れる。
分岐命令の実行シーケンスを示したタイミングチャート
である。この図２は、従来例における図４に対応する図
であり、以下図４との相違点について説明する。命令フ
ェッチサイクルにおいてアドレスＡＤ＝‘１２３４’，
‘１２３５’に格納されている命令‘ＪＲ ３’が読み
出され、この’３’が演算器１７でプログラムカウンタ
１１の値ＰＣ＝‘１２３６’に加算され‘１２３９’が
生成される。この‘１２３９’は、内部レジスタ１２＿
１に格納される。したがってプログラムカウンタ１１の
内容はＰＣ＝’１２３６’にとどまる。その後内部レジ
スタ１２＿１に格納された値Ｒ0 ＝‘１２３９’がアド
レスＡＤとして出力され、アドレスＡＤ＝’１２３９’
に格納された命令（１２３９）が読み出される。その間
にプログラムカウンタ１１には、アドレスＡＤ＝’１２
３９’に１が加算された値ＰＣ＝’１２３Ａ’が格納さ
れる。
【００１５】
【発明の効果】以上説明したように、本発明のマイクロ
プロセッサ装置は、分岐命令の際、演算器で演算された
アドレスをプログラムカウンタ以外の内部レジスタに一
旦格納し、その内部レジスタの内容をアドレスとして出
力し、そのアドレスをインクリメントしてプログラムカ
ウンタに格納する構成としたため、従来と比べ、プログ
ラムカウンタに格納するデータを選択するセレクタ、お
よびその制御論理回路が不要となり、その分回路規模の
削減、チップ面積の減少、低コスト化が図られる。
プロセッサ装置は、分岐命令の際、演算器で演算された
アドレスをプログラムカウンタ以外の内部レジスタに一
旦格納し、その内部レジスタの内容をアドレスとして出
力し、そのアドレスをインクリメントしてプログラムカ
ウンタに格納する構成としたため、従来と比べ、プログ
ラムカウンタに格納するデータを選択するセレクタ、お
よびその制御論理回路が不要となり、その分回路規模の
削減、チップ面積の減少、低コスト化が図られる。
【図１】本発明の一実施例におけるＭＰＵのデータパス
を示す模式図である。
を示す模式図である。
【図２】図１に示すデータパスにおける、相対分岐命令
の実行シーケンスを示したタイミングチャートである。
の実行シーケンスを示したタイミングチャートである。
【図３】従来のＭＰＵのデータパスの模式図である。
【図４】相対分岐命令の実行シーケンスを示したタイミ
ングチャートである。
ングチャートである。
１１ プログラムカウンタ １２＿１，１２＿２，１２＿３，１２＿４，１２＿５
内部レジスタ １３ セレクタ １４ インクリメンタ １５ セレクタ １６＿１，１６＿２ セレクタ １７ 演算器
内部レジスタ １３ セレクタ １４ インクリメンタ １５ セレクタ １６＿１，１６＿２ セレクタ １７ 演算器
Claims (1)
- 【請求項１】 現在実行中の命令の次に該命令が格納さ
れているアドレスとは離れたアドレスに格納された命令
が実行されるように分岐させる分岐命令を含む複数種類
の命令を順次実行するマイクロプロセッサ装置におい
て、 現在実行中の命令が格納されているアドレスに連続する
アドレスを指標するプログラムカウンタと、 演算結果が格納される１つもしくは複数の内部レジスタ
と、 前記プログラムカウンタもしくは前記内部レジスタのい
ずれの内容をアドレスとして出力するかを選択するセレ
クタと、 前記セレクタから出力されたアドレスをインクリメント
して前記プログラムカウンタに格納するインクリメンタ
とを備えたことを特徴とするマイクロプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136093A JPH06301532A (ja) | 1993-04-19 | 1993-04-19 | マイクロプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136093A JPH06301532A (ja) | 1993-04-19 | 1993-04-19 | マイクロプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06301532A true JPH06301532A (ja) | 1994-10-28 |
Family
ID=14024227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9136093A Pending JPH06301532A (ja) | 1993-04-19 | 1993-04-19 | マイクロプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06301532A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423343A (en) * | 1977-07-22 | 1979-02-21 | Nec Corp | Microprogram controller |
| JPS55140949A (en) * | 1979-04-18 | 1980-11-04 | Nec Corp | Information processor |
-
1993
- 1993-04-19 JP JP9136093A patent/JPH06301532A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423343A (en) * | 1977-07-22 | 1979-02-21 | Nec Corp | Microprogram controller |
| JPS55140949A (en) * | 1979-04-18 | 1980-11-04 | Nec Corp | Information processor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970819 |