JP3239042B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- Japan
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- microcomputer
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Description
【０００１】
【産業上の利用分野】本発明は、割り込み処理を効率よ
く実行するのに好適なマイクロコンピュータの構成に関
する。
く実行するのに好適なマイクロコンピュータの構成に関
する。
【０００２】
【従来の技術】図３は、従来のマイクロコンピュータの
構成を示す図である。図３において、（１）はＲＯＭで
あり、該ＲＯＭ（１）の記憶領域に割り振られた複数の
アドレスに、マイクロコンピュータの動作を制御する為
の複数のプログラムデータＤＡＴＡが事前に記憶された
ものである。（２）は制御回路であり、各場合に応じた
前記ＲＯＭ（１）のアドレスをアクセスするアドレスデ
ータＡＤＤを出力し、該アドレスデータＡＤＤに対応す
る前記ＲＯＭ（１）のアドレスから読み出されたプログ
ラムデータＤＡＴＡを取り込んで解読し、この解読結果
に基づきマイクロコンピュータの動作制御を行うもので
ある。（３）（４）は各々ｎビットのレジスタであり、
制御回路（２）の制御出力により、データの保持動作を
行える状態に制御される。例えば、レジスタ（３）及び
レジスタ（４）には、各々所定の計数値となっているカ
ウンタＣＴＲ１及びＣＴＲ２のｎビットデータがデータ
バス（５）を介して保持されるものとする。尚、レジス
タ（３）（４）にセットされるデータは前記カウンタＣ
ＴＲ１及びＣＴＲ２の計数値に限定されず、演算を行い
たい２種類のｎビットデータを入力ポート（図示せず）
を介してマイクロコンピュータ内部に取り込み、前記２
種類のｎビットデータをデータバス（５）を介してレジ
スタ（３）（４）に保持したりしてもよく、即ちレジス
タ（３）（４）へのセットが可能であれば如何なるデー
タであっても対象となる。（６）は演算論理ユニットで
あり、レジスタ（３）（４）に保持された各ｎビットデ
ータに対して所定の論理演算（加算、減算等）を行い、
この結果得られたｎビットデータを再び一方のレジスタ
（３）に保持させるものである。
構成を示す図である。図３において、（１）はＲＯＭで
あり、該ＲＯＭ（１）の記憶領域に割り振られた複数の
アドレスに、マイクロコンピュータの動作を制御する為
の複数のプログラムデータＤＡＴＡが事前に記憶された
ものである。（２）は制御回路であり、各場合に応じた
前記ＲＯＭ（１）のアドレスをアクセスするアドレスデ
ータＡＤＤを出力し、該アドレスデータＡＤＤに対応す
る前記ＲＯＭ（１）のアドレスから読み出されたプログ
ラムデータＤＡＴＡを取り込んで解読し、この解読結果
に基づきマイクロコンピュータの動作制御を行うもので
ある。（３）（４）は各々ｎビットのレジスタであり、
制御回路（２）の制御出力により、データの保持動作を
行える状態に制御される。例えば、レジスタ（３）及び
レジスタ（４）には、各々所定の計数値となっているカ
ウンタＣＴＲ１及びＣＴＲ２のｎビットデータがデータ
バス（５）を介して保持されるものとする。尚、レジス
タ（３）（４）にセットされるデータは前記カウンタＣ
ＴＲ１及びＣＴＲ２の計数値に限定されず、演算を行い
たい２種類のｎビットデータを入力ポート（図示せず）
を介してマイクロコンピュータ内部に取り込み、前記２
種類のｎビットデータをデータバス（５）を介してレジ
スタ（３）（４）に保持したりしてもよく、即ちレジス
タ（３）（４）へのセットが可能であれば如何なるデー
タであっても対象となる。（６）は演算論理ユニットで
あり、レジスタ（３）（４）に保持された各ｎビットデ
ータに対して所定の論理演算（加算、減算等）を行い、
この結果得られたｎビットデータを再び一方のレジスタ
（３）に保持させるものである。
【０００３】マイクロコンピュータは一般に上記の如く
構成されているが、ここで、レジスタ（３）（４）の内
容に論理演算を施すメインプログラムの実行中に、何ら
かの要因により割り込み要求が発生した場合、前記メイ
ンプログラムの実行に代わり前記割り込み要求に基づく
サブルーチンプログラムを実行しなければならない。そ
の為に、前記メインプログラムは実行された時点までの
状態で処理を一旦中断され、前記サブルーチンプログラ
ムが終了するまで前記メインプログラムに基づく処理デ
ータを一時待避させておく必要がある。具体的には、ス
タックメモリ（７）が設けられており、前記割り込み要
求が発生すると、スタックメモリ（７）が制御回路
（２）の制御信号で制御され、スタックメモリ（７）の
スタック領域ＳＴＡＣＫ１及びＳＴＡＣＫ２に各々メイ
ンプログラム中断時におけるレジスタ（３）（４）の値
がデータバス（５）を介して一時待避される。こうし
て、レジスタ（３）（４）及び演算論理ユニット（６）
を用いてサブルーチン処理が実行可能となる。尚、サブ
ルーチン処理は、制御回路（２）が割り込み要求により
特定されるＲＯＭ（１）のアドレスをアクセスし、即ち
メインプログラム実行時のアドレスからサブルーチンプ
ログラム処理を行うアドレスにジャンプすることにより
実行される。
構成されているが、ここで、レジスタ（３）（４）の内
容に論理演算を施すメインプログラムの実行中に、何ら
かの要因により割り込み要求が発生した場合、前記メイ
ンプログラムの実行に代わり前記割り込み要求に基づく
サブルーチンプログラムを実行しなければならない。そ
の為に、前記メインプログラムは実行された時点までの
状態で処理を一旦中断され、前記サブルーチンプログラ
ムが終了するまで前記メインプログラムに基づく処理デ
ータを一時待避させておく必要がある。具体的には、ス
タックメモリ（７）が設けられており、前記割り込み要
求が発生すると、スタックメモリ（７）が制御回路
（２）の制御信号で制御され、スタックメモリ（７）の
スタック領域ＳＴＡＣＫ１及びＳＴＡＣＫ２に各々メイ
ンプログラム中断時におけるレジスタ（３）（４）の値
がデータバス（５）を介して一時待避される。こうし
て、レジスタ（３）（４）及び演算論理ユニット（６）
を用いてサブルーチン処理が実行可能となる。尚、サブ
ルーチン処理は、制御回路（２）が割り込み要求により
特定されるＲＯＭ（１）のアドレスをアクセスし、即ち
メインプログラム実行時のアドレスからサブルーチンプ
ログラム処理を行うアドレスにジャンプすることにより
実行される。
【０００４】
【発明が解決しようとする課題】しかしながら、割り込
み要求に基づくメインプログラムからサブルーチンプロ
グラムへの移行時に、レジスタ（３）（４）の両方の内
容をスタックメモリ（７）のスタック領域に一時待避さ
せる必要がある為、一時待避に時間がかかり、その結
果、割り込み処理時間が長くなる問題があった。
み要求に基づくメインプログラムからサブルーチンプロ
グラムへの移行時に、レジスタ（３）（４）の両方の内
容をスタックメモリ（７）のスタック領域に一時待避さ
せる必要がある為、一時待避に時間がかかり、その結
果、割り込み処理時間が長くなる問題があった。
【０００５】そこで、本発明は、割り込み要求に基づく
プログラム処理への移行時間を短縮できるマイクロコン
ピュータを提供することを目的とする。
プログラム処理への移行時間を短縮できるマイクロコン
ピュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、プログラム命令に従って２つの被演算データに所
定の演算を施すマイクロコンピュータにおいて、一方の
被演算データが保持される一時待避メモリと、他方の被
演算データが保持されるレジスタと、一方の入力に前記
一時待避メモリに保持された一方の被演算データが印加
されると共に他方の入力に前記レジスタに保持された他
方の被演算データが印加され、両方の被演算データに対
して所定の演算を施した結果を前記レジスタに再び保持
させる演算論理ユニットと、を備え、割り込み要求発生
時、前記レジスタの保持内容のみを前記一時待避メモリ
に一時待避させ、前記割り込み要求に基づくプログラム
処理を実行可能とした点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、プログラム命令に従って２つの被演算データに所
定の演算を施すマイクロコンピュータにおいて、一方の
被演算データが保持される一時待避メモリと、他方の被
演算データが保持されるレジスタと、一方の入力に前記
一時待避メモリに保持された一方の被演算データが印加
されると共に他方の入力に前記レジスタに保持された他
方の被演算データが印加され、両方の被演算データに対
して所定の演算を施した結果を前記レジスタに再び保持
させる演算論理ユニットと、を備え、割り込み要求発生
時、前記レジスタの保持内容のみを前記一時待避メモリ
に一時待避させ、前記割り込み要求に基づくプログラム
処理を実行可能とした点である。
【０００７】
【作用】本発明によれば、演算論理ユニットの一方の入
力には、一時待避メモリに保持された一方の被演算デー
タが印加され、前記演算論理ユニットの他方の入力に
は、レジスタに保持された他方の被演算データが印加さ
れ、演算論理ユニットの演算出力が再びレジスタに保持
される構成とした。従って、割り込み要求が発生したと
しても、レジスタの内容のみを一時待避メモリに一時待
避させるだけで済み、割り込み処理に移行する際の時間
を短縮できる。
力には、一時待避メモリに保持された一方の被演算デー
タが印加され、前記演算論理ユニットの他方の入力に
は、レジスタに保持された他方の被演算データが印加さ
れ、演算論理ユニットの演算出力が再びレジスタに保持
される構成とした。従って、割り込み要求が発生したと
しても、レジスタの内容のみを一時待避メモリに一時待
避させるだけで済み、割り込み処理に移行する際の時間
を短縮できる。
【０００８】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のマイクロコンピュータの第１の実施
例を示す図である。図１において、（８）はＲＯＭ（メ
モリ）であり、マイクロコンピュータをメインルーチン
又はサブルーチンで動作させる為のプログラム命令が記
憶されている。（９）は制御回路であり、ＲＯＭ（８）
と制御回路（９）との間では、制御回路（９）からアド
レスデータＡＤＤが出力されると、ＲＯＭ（８）の該当
するアドレスがアクセスされ、ＲＯＭ（９）の該当アド
レスから読み出されたプログラムデータＤＡＴＡが制御
回路（９）で解読され、この解読結果に基づきマイクロ
コンピュータの動作が制御される。（１０）はスタック
メモリ（一時待避メモリ）であり、後述する演算論理ユ
ニットで演算されるべき一方の被演算データが保持され
る機能を有している。該スタックメモリ（１０）は、制
御回路（９）の制御出力で一時待避動作を制御され、メ
インプログラムを中断した直後のアドレス情報がスタッ
ク領域の所定の階層に一時待避される機能を有してい
る。（１１）はｎビット構成のレジスタであり、前記演
算論理ユニットで演算されるべき他方の被演算データを
保持するものである。該レジスタ（１１）は制御回路
（９）の制御出力でデータの保持動作を行える状態とな
る。
る。図１は本発明のマイクロコンピュータの第１の実施
例を示す図である。図１において、（８）はＲＯＭ（メ
モリ）であり、マイクロコンピュータをメインルーチン
又はサブルーチンで動作させる為のプログラム命令が記
憶されている。（９）は制御回路であり、ＲＯＭ（８）
と制御回路（９）との間では、制御回路（９）からアド
レスデータＡＤＤが出力されると、ＲＯＭ（８）の該当
するアドレスがアクセスされ、ＲＯＭ（９）の該当アド
レスから読み出されたプログラムデータＤＡＴＡが制御
回路（９）で解読され、この解読結果に基づきマイクロ
コンピュータの動作が制御される。（１０）はスタック
メモリ（一時待避メモリ）であり、後述する演算論理ユ
ニットで演算されるべき一方の被演算データが保持され
る機能を有している。該スタックメモリ（１０）は、制
御回路（９）の制御出力で一時待避動作を制御され、メ
インプログラムを中断した直後のアドレス情報がスタッ
ク領域の所定の階層に一時待避される機能を有してい
る。（１１）はｎビット構成のレジスタであり、前記演
算論理ユニットで演算されるべき他方の被演算データを
保持するものである。該レジスタ（１１）は制御回路
（９）の制御出力でデータの保持動作を行える状態とな
る。
【０００９】ここで、スタックメモリ（１０）のスタッ
ク領域ＳＴＡＣＫ１及びレジスタ（１１）には、各々所
定の計数値となっているカウンタＣＴＲ１及びＣＴＲ２
のｎビットデータがデータバス（１２）を介して保持さ
れるものとする。尚、両者に保持されるデータは前記カ
ウンタＣＴＲ１及びＣＴＲ２の計数値に限定されず、演
算を行いたい２種類のｎビットデータを入力ポート（図
示せず）を介してマイクロコンピュータ内部に取り込
み、前記２種類のｎビットデータをデータバス（１２）
を介して両者に保持したりしてもよく、即ち両者への保
持が可能であれば如何なるデータであっても対象とな
る。
ク領域ＳＴＡＣＫ１及びレジスタ（１１）には、各々所
定の計数値となっているカウンタＣＴＲ１及びＣＴＲ２
のｎビットデータがデータバス（１２）を介して保持さ
れるものとする。尚、両者に保持されるデータは前記カ
ウンタＣＴＲ１及びＣＴＲ２の計数値に限定されず、演
算を行いたい２種類のｎビットデータを入力ポート（図
示せず）を介してマイクロコンピュータ内部に取り込
み、前記２種類のｎビットデータをデータバス（１２）
を介して両者に保持したりしてもよく、即ち両者への保
持が可能であれば如何なるデータであっても対象とな
る。
【００１０】（１３）は演算論理ユニットであり、一方
の入力はスタックメモリ（１０）と直接接続され即ち一
方の入力には一方の被演算データが直接印加される。ま
た、演算論理ユニット（１３）の他方の入力はレジスタ
（１１）の出力と直接接続されて他方の被演算データが
直接印加される。また、演算論理ユニット（１３）が両
方の被演算データに対して行ったｎビットの演算結果
（加算、減算等）はレジスタ（１１）に再び保持され
る。
の入力はスタックメモリ（１０）と直接接続され即ち一
方の入力には一方の被演算データが直接印加される。ま
た、演算論理ユニット（１３）の他方の入力はレジスタ
（１１）の出力と直接接続されて他方の被演算データが
直接印加される。また、演算論理ユニット（１３）が両
方の被演算データに対して行ったｎビットの演算結果
（加算、減算等）はレジスタ（１１）に再び保持され
る。
【００１１】以上の如く構成されたマイクロコンピュー
タにおいて、メインプログラムの実行中、特にレジスタ
（１１）の値を使用して演算論理ユニット（１３）で演
算処理を行っている最中に、何らかの要因により割り込
み要求が発生した場合、レジスタ（１１）の値のみをス
タックメモリ（１０）に一時待避させ、メインプログラ
ムを一旦中断して割り込み要求に基づくサブルーチン処
理の実行に移行できる。具体的には、一方の被演算デー
タが既にスタックメモリ（１０）から読み出されている
為、レジスタ（１１）に保持された演算結果をスタック
メモリ（１０）のスタック領域ＳＴＡＣＫ１に一時待避
させればよい。即ち、１個のレジスタ（１１）の値のみ
を一時待避するだけで済む。
タにおいて、メインプログラムの実行中、特にレジスタ
（１１）の値を使用して演算論理ユニット（１３）で演
算処理を行っている最中に、何らかの要因により割り込
み要求が発生した場合、レジスタ（１１）の値のみをス
タックメモリ（１０）に一時待避させ、メインプログラ
ムを一旦中断して割り込み要求に基づくサブルーチン処
理の実行に移行できる。具体的には、一方の被演算デー
タが既にスタックメモリ（１０）から読み出されている
為、レジスタ（１１）に保持された演算結果をスタック
メモリ（１０）のスタック領域ＳＴＡＣＫ１に一時待避
させればよい。即ち、１個のレジスタ（１１）の値のみ
を一時待避するだけで済む。
【００１２】尚、割り込み要求に基づくサブルーチン処
理が何重にも重なった場合でも、レジスタ（１１）の値
のみをスタックメモリ（１０）に一時待避するだけで済
み、各サブルーチン処理を従来に比べて速く実行でき
る。また、図２は本発明の第２の実施例を示す図であ
る。図１及び図２の間で同一構成については同一番号を
記し、その説明を省略するものとする。図１と構成上で
異なる点は、演算論理ユニット（１４）が両方の入力に
ラッチ機能を有するテンポラリレジスタＴ１及びＴ２を
有している点である。これにより、図１及び図２では動
作的に以下の点で異なる。即ち、図１の場合は、スタッ
クメモリ（１０）のスタック領域ＳＴＡＣＫ１及びレジ
スタ（１１）に保持された両方の被演算データを演算論
理ユニット（１３）に直接印加させる構成とし、更に演
算論理ユニット（１３）の演算結果を直接レジスタ（１
１）に保持させる構成としているが、これに対し、図２
では、スタックメモリ（１０）のスタック領域ＳＴＡＣ
Ｋ１及びレジスタ（１１）に保持された両方の被演算デ
ータを、各々データバス（１２）を介して演算論理ユニ
ット（１４）のテンポラリレジスタＴ１及びＴ２に一旦
保持し、その後演算を行いこの結果得られた演算結果を
再びデータバス（１２）を介してレジスタ（１１）に保
持させる構成としている。図１では、スタックメモリ
（１０）及びレジスタ（１１）を演算論理ユニット（１
３）と直接接続していることから、演算速度が速まる利
点があり、図２では、各構成とデータバス（１２）との
接続線を短くできる利点がある。
理が何重にも重なった場合でも、レジスタ（１１）の値
のみをスタックメモリ（１０）に一時待避するだけで済
み、各サブルーチン処理を従来に比べて速く実行でき
る。また、図２は本発明の第２の実施例を示す図であ
る。図１及び図２の間で同一構成については同一番号を
記し、その説明を省略するものとする。図１と構成上で
異なる点は、演算論理ユニット（１４）が両方の入力に
ラッチ機能を有するテンポラリレジスタＴ１及びＴ２を
有している点である。これにより、図１及び図２では動
作的に以下の点で異なる。即ち、図１の場合は、スタッ
クメモリ（１０）のスタック領域ＳＴＡＣＫ１及びレジ
スタ（１１）に保持された両方の被演算データを演算論
理ユニット（１３）に直接印加させる構成とし、更に演
算論理ユニット（１３）の演算結果を直接レジスタ（１
１）に保持させる構成としているが、これに対し、図２
では、スタックメモリ（１０）のスタック領域ＳＴＡＣ
Ｋ１及びレジスタ（１１）に保持された両方の被演算デ
ータを、各々データバス（１２）を介して演算論理ユニ
ット（１４）のテンポラリレジスタＴ１及びＴ２に一旦
保持し、その後演算を行いこの結果得られた演算結果を
再びデータバス（１２）を介してレジスタ（１１）に保
持させる構成としている。図１では、スタックメモリ
（１０）及びレジスタ（１１）を演算論理ユニット（１
３）と直接接続していることから、演算速度が速まる利
点があり、図２では、各構成とデータバス（１２）との
接続線を短くできる利点がある。
【００１３】
【発明の効果】本発明によれば、一方の被演算データ
を、一時待避メモリに保持させ演算論理ユニットに印加
させる構成とした為、割り込み要求が発生した場合で
も、他方の被演算データ又は演算処理データを保持する
１個のレジスタの値のみを一時待避メモリに待避させる
だけで済み、割り込み要求に基づくプログラム処理への
移行時間を短縮できる利点が得られる。
を、一時待避メモリに保持させ演算論理ユニットに印加
させる構成とした為、割り込み要求が発生した場合で
も、他方の被演算データ又は演算処理データを保持する
１個のレジスタの値のみを一時待避メモリに待避させる
だけで済み、割り込み要求に基づくプログラム処理への
移行時間を短縮できる利点が得られる。
【図１】本発明のマイクロコンピュータの第１の実施例
を示す図である。
を示す図である。
【図２】本発明のマイクロコンピュータの第２の実施例
を示す図である。
を示す図である。
【図３】従来のマイクロコンピュータの構成を示す図で
ある。
ある。
（１０） スタックメモリ （１１） レジスタ （１３） 演算論理ユニット
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/46 - 9/54 G06F 9/30 - 9/35 G06F 9/42 G06F 15/78
Claims (2)
- 【請求項１】 プログラム命令に従って２つの被演算デ
ータに所定の演算を施すマイクロコンピュータにおい
て、 一方の被演算データが保持される一時待避メモリと、 他方の被演算データが保持されるレジスタと、 一方の入力に前記一時待避メモリに保持された一方の被
演算データが印加されると共に他方の入力に前記レジス
タに保持された他方の被演算データが印加され、両方の
被演算データに対して所定の演算を施した結果を前記レ
ジスタに再び保持させる演算論理ユニットと、を備え、 割り込み要求発生時、前記レジスタの保持内容のみを前
記一時待避メモリに一時待避させ、前記割り込み要求に
基づくプログラム処理を実行可能とする制御回路を備え
たことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記制御回路はプログラム命令を記憶し
たメモリをアクセスし該メモリから読み出されたプログ
ラム命令を解読し、該プログラム命令の解読結果に基づ
き、前記一時待避メモリ、前記レジスタ及び前記演算論
理ユニットの動作を制御する手段を有することを特徴と
する請求項１記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10541495A JP3239042B2 (ja) | 1995-04-28 | 1995-04-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10541495A JP3239042B2 (ja) | 1995-04-28 | 1995-04-28 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08305586A JPH08305586A (ja) | 1996-11-22 |
| JP3239042B2 true JP3239042B2 (ja) | 2001-12-17 |
Family
ID=14406956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10541495A Expired - Fee Related JP3239042B2 (ja) | 1995-04-28 | 1995-04-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239042B2 (ja) |
-
1995
- 1995-04-28 JP JP10541495A patent/JP3239042B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08305586A (ja) | 1996-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |