JPH01255035A - プロセサ - Google Patents
プロセサInfo
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- JPH01255035A JPH01255035A JP63083302A JP8330288A JPH01255035A JP H01255035 A JPH01255035 A JP H01255035A JP 63083302 A JP63083302 A JP 63083302A JP 8330288 A JP8330288 A JP 8330288A JP H01255035 A JPH01255035 A JP H01255035A
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- JP
- Japan
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- stack
- memory
- processor
- overflow
- underflow
- Prior art date
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- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プログラムを処理するプロセサに関するもの
である。
である。
従来の技術
プログラムを処理していく計算機もしくはプロセサを考
えた場合、重要な概念の１つに、スタックがある。これ
は、ＣＱ出版社、１６ビツトマイクロコンピユータとプ
ログラミング基礎のｐ２１２に述べられているように、
書き込んだ順序と逆の順序でデータを読み出す装置のこ
とを言う。一般に、スタックは、プロセサ内の１つのレ
ジスタをスタックアクセスのためのスタックポインタと
し、さらに外部メモリのある１部をスタック領域として
割り当てることにより実現できる。そして、スタックは
、おもに、ザブルーチンコール時のデータの退避及び復
帰に用いる。
えた場合、重要な概念の１つに、スタックがある。これ
は、ＣＱ出版社、１６ビツトマイクロコンピユータとプ
ログラミング基礎のｐ２１２に述べられているように、
書き込んだ順序と逆の順序でデータを読み出す装置のこ
とを言う。一般に、スタックは、プロセサ内の１つのレ
ジスタをスタックアクセスのためのスタックポインタと
し、さらに外部メモリのある１部をスタック領域として
割り当てることにより実現できる。そして、スタックは
、おもに、ザブルーチンコール時のデータの退避及び復
帰に用いる。
発明が解決しようとする課顆
従来の技術で示したようにスタックは外部メモリを使用
する。よって、データと命令を同一バス、から取り込む
ようなプロセサでは、データと命令のフェッチによる外
部バスの混雑の問題が生しる。
する。よって、データと命令を同一バス、から取り込む
ようなプロセサでは、データと命令のフェッチによる外
部バスの混雑の問題が生しる。
本発明は、かかる問題点に鑑み、高速に、ザブルーチン
コールを行なうプロセサを提供することを目的とする。
コールを行なうプロセサを提供することを目的とする。
課題を解決するだめの手段
本発明は、スタックとして用いるメモリと、プロセサ命
令解読部からのスタック操作信号及びスタックポインタ
の値を受け取り前記メモリのオーバーフロー及びアンダ
ーフローを判断する判断回路を持つプロセサである。
令解読部からのスタック操作信号及びスタックポインタ
の値を受け取り前記メモリのオーバーフロー及びアンダ
ーフローを判断する判断回路を持つプロセサである。
作用
プロセサ内部にスタック用のメモリを設ければ、スタッ
クがオーバーフロー及びアンダーフローをしない限り、
外部メモリへのアクセスを行なわないため高速なサブル
ーチンコールがてきる。
クがオーバーフロー及びアンダーフローをしない限り、
外部メモリへのアクセスを行なわないため高速なサブル
ーチンコールがてきる。
さらに、スタックのオーバーフロー及びアンダーフロー
を判断する判断回路は、プロセサがスタックの無効なデ
ータを処理するのを防ぐ。
を判断する判断回路は、プロセサがスタックの無効なデ
ータを処理するのを防ぐ。
実施例
本発明の第１実施例を第１図に示す。メモリ１０は、ス
タックポインタ１２により指定されアクセスされる。プ
ロセサからのスタック操作信号は、ブツシュ命令信号２
０及びポツプ命令信号２２である。前記メモリ１０は、
ある一定の大きさしか持っていないため、スタックとし
て用いるメモリ１０領域のチエツクをする判断回路１４
が必要である。判断回路１４は、プロセサからの、ブツ
シュ命令信号２０とスタックポインタ１２を受け、スタ
ックオーバーフローが起きたかどうがを判断゛する。ま
た、スタックアンダーツ１コーについては、プロセサか
らの、ポツプ命令信号２２とスタックポインタ１２の値
を受け判断する。さらに、具体的に述べると次のように
なる。ここでは、メモリ１０のザイズは、３２ワードと
し、スタックオーバーフローをおこすスタックポインタ
の値としてはＯｌｈ、スタックアンダーフローをおこす
スタックポインタの値としてはＯＯｈを仮定する。
タックポインタ１２により指定されアクセスされる。プ
ロセサからのスタック操作信号は、ブツシュ命令信号２
０及びポツプ命令信号２２である。前記メモリ１０は、
ある一定の大きさしか持っていないため、スタックとし
て用いるメモリ１０領域のチエツクをする判断回路１４
が必要である。判断回路１４は、プロセサからの、ブツ
シュ命令信号２０とスタックポインタ１２を受け、スタ
ックオーバーフローが起きたかどうがを判断゛する。ま
た、スタックアンダーツ１コーについては、プロセサか
らの、ポツプ命令信号２２とスタックポインタ１２の値
を受け判断する。さらに、具体的に述べると次のように
なる。ここでは、メモリ１０のザイズは、３２ワードと
し、スタックオーバーフローをおこすスタックポインタ
の値としてはＯｌｈ、スタックアンダーフローをおこす
スタックポインタの値としてはＯＯｈを仮定する。
プロセサをリセットシた直後、スタックポインタ１２の
下位５ｂｉｔの値は、ＯＯｈである。この＝ ３ − 状態では、第２図（ａ）に示すごとくプロセサは、残り
３２ワードのブツシュ可能なスタック領域をもっている
ことになる。そして、ブツシュ操作を連続的に行なうこ
とによりメモリ１０の限度以内では、外部メモリアクセ
スを行なわなくてすむため、高速にサブルーチンコール
を行なうことが可能である。
下位５ｂｉｔの値は、ＯＯｈである。この＝ ３ − 状態では、第２図（ａ）に示すごとくプロセサは、残り
３２ワードのブツシュ可能なスタック領域をもっている
ことになる。そして、ブツシュ操作を連続的に行なうこ
とによりメモリ１０の限度以内では、外部メモリアクセ
スを行なわなくてすむため、高速にサブルーチンコール
を行なうことが可能である。
ところが、第２図（ｂ）に示すごとく、ザブルーチンコ
ールを繰り返すことによりメモリ１０の利用できる領域
は減少していく。ついには、第２図（Ｃ）に示すごとく
このメモリ１０の限界であるスタックポインタ１２がＯ
ｌｈとなる。ここで、さらにブツシュ命令を行なおうと
すると判断回路１４は、プロセサからの、ブツシュ命令
信号２０とスタックポインタ１２の下位５ｂｉｔの値を
受け、スタックオーバーフローと判断する。そして、判
断回路１４は、スタックオーバーフロー信号３０を用い
、スタックオーバーフローをプロセサに伝える。プロセ
サは、これを受け取りブツシュ命令実行を中止し割り込
み処理を実行する。割り込み処理ては、半分のデータに
あたる１６ワ一ト分のデータを、あらかじめ用意されて
いる外部のスタック領域へ退避し残りの有効なデータを
１６ワ一ト分だけずらす必要がある。さらに、スタック
ポインタ１２の値は、１０ｈだけ加えておくことか必要
である。そして、割り込み処理終了後は、第２図ω）に
示すごとく、メモリ１０はブツシュ及びポツプ可能とな
っている。
ールを繰り返すことによりメモリ１０の利用できる領域
は減少していく。ついには、第２図（Ｃ）に示すごとく
このメモリ１０の限界であるスタックポインタ１２がＯ
ｌｈとなる。ここで、さらにブツシュ命令を行なおうと
すると判断回路１４は、プロセサからの、ブツシュ命令
信号２０とスタックポインタ１２の下位５ｂｉｔの値を
受け、スタックオーバーフローと判断する。そして、判
断回路１４は、スタックオーバーフロー信号３０を用い
、スタックオーバーフローをプロセサに伝える。プロセ
サは、これを受け取りブツシュ命令実行を中止し割り込
み処理を実行する。割り込み処理ては、半分のデータに
あたる１６ワ一ト分のデータを、あらかじめ用意されて
いる外部のスタック領域へ退避し残りの有効なデータを
１６ワ一ト分だけずらす必要がある。さらに、スタック
ポインタ１２の値は、１０ｈだけ加えておくことか必要
である。そして、割り込み処理終了後は、第２図ω）に
示すごとく、メモリ１０はブツシュ及びポツプ可能とな
っている。
この後、サブルーチンのリターン動作を繰り返すと第２
図（ｅ）のごとくメモリ１０の領域のすへてのデータを
使い果たしてしまう。ここで、さらにポツプ命令を行な
おうとすると判断回路１４は、プロセサからの、ポツプ
命令信号２２とスタックポインタ１２の下位５ｂｉｔの
値を受け、スタックアンダーフローと判断する。そして
、判断回路１４は、スタックアンダーフロー信号３２を
用い、スタックアンダーフローをプロセサに伝える。プ
ロセサは、これを受け取りポツプ命令実行を中止し割り
込み処理を実行する。割り込み処理は、以前のスタック
オーバーフローにより退避されていた１６ワ一ド分のデ
ータを外部スタックから復帰し、スタックポインタの値
は、１０ｈだけ引いておくことが必要である。そして、
割り込み処理終了後は、第２図（ｆ）に示すごとく、メ
モリ１０はブツシュ及びポツプ可能となっている。この
ように、スタックの残りを判断する判断回路を付加する
ことでスタックをすべて使い果たしても復元が可能であ
る。
図（ｅ）のごとくメモリ１０の領域のすへてのデータを
使い果たしてしまう。ここで、さらにポツプ命令を行な
おうとすると判断回路１４は、プロセサからの、ポツプ
命令信号２２とスタックポインタ１２の下位５ｂｉｔの
値を受け、スタックアンダーフローと判断する。そして
、判断回路１４は、スタックアンダーフロー信号３２を
用い、スタックアンダーフローをプロセサに伝える。プ
ロセサは、これを受け取りポツプ命令実行を中止し割り
込み処理を実行する。割り込み処理は、以前のスタック
オーバーフローにより退避されていた１６ワ一ド分のデ
ータを外部スタックから復帰し、スタックポインタの値
は、１０ｈだけ引いておくことが必要である。そして、
割り込み処理終了後は、第２図（ｆ）に示すごとく、メ
モリ１０はブツシュ及びポツプ可能となっている。この
ように、スタックの残りを判断する判断回路を付加する
ことでスタックをすべて使い果たしても復元が可能であ
る。
本発明の第２実施例を第３図に示す。プロセサからのス
タック操作信号は、ブツシュ命令信号２０及びポツプ命
令信号２２である。プロセサ内のスタックとして用いる
メモリ１０を２分割した場合の接続モードを格納するレ
ジスタ５０を設ける。ここでは、メモリ１０のサイズは
、３２ワードとする。アドレス生成回路５２は、前記レ
ジスタ５０からの接続モード信号６０とスタックポイン
タ１２の下位５ｂｉｔの値を受けスタックアドレス６２
を生成する。従って第３図のアドレス生成回路では、接
続モード信号６０がＯの時にはスタックポインタそのま
ま出力され、接続モード信号が１の時にはスタックポイ
ンタの５ｂｉｔ目が反転され出力される。よって、２分
割されたメモリの領域をＡ、Ｂとすると、メモリの領域
Ａ及びＢは、第４図に示すごと（、接続モード信号６０
がＯの時にはＡ、Ｂ、接続モード信号６０が１の時には
Ｂ、Ａと論理的に接続されているように振る舞う。判断
回路５４は、プロセサ命令解読部からのブツシュ命令信
号２０及びポツプ命令信号２２、スタックポインタの下
位４ｂｉｔの値及び接続モード信号６０を受け取り前記
メモリ１０のオーバーフロー及びアンダーフローを判断
する。スタックオーバーフロー及びアンダーフローを判
断する値を先の実施例１と同じＯｌｈをＯＯｈとすると
、第４図のごとく、オーバーフローは、接続モード信号
０の場合スタックポインタの５ｂｉｔ目がＯで且つスタ
ックポインタの下位４ｂｉｔがＯｌｈ、接続モード信号
１の場合スタックポインタの５ｂｉｔ目が１で且つスタ
ックポインタの下位４ ｂｉｔが０１ｈの時に起こるよ
うに判断回路５４を設計する。また、アンダーフローは
、接続モード信号Ｏの場合スタックポインタの５ｂｉｔ
目がＯで且つスタックポインタの下位４ｂｉｔがＯＯｈ
、接続モード信号１の場合スタックポインタの５ｂｉｔ
目が１て且つスタックポインタの下位４ｂｉｔが００ｈ
の時に起こるように判断回路５４を設計する。さらに、
実際の動作について具体的に述べる。
タック操作信号は、ブツシュ命令信号２０及びポツプ命
令信号２２である。プロセサ内のスタックとして用いる
メモリ１０を２分割した場合の接続モードを格納するレ
ジスタ５０を設ける。ここでは、メモリ１０のサイズは
、３２ワードとする。アドレス生成回路５２は、前記レ
ジスタ５０からの接続モード信号６０とスタックポイン
タ１２の下位５ｂｉｔの値を受けスタックアドレス６２
を生成する。従って第３図のアドレス生成回路では、接
続モード信号６０がＯの時にはスタックポインタそのま
ま出力され、接続モード信号が１の時にはスタックポイ
ンタの５ｂｉｔ目が反転され出力される。よって、２分
割されたメモリの領域をＡ、Ｂとすると、メモリの領域
Ａ及びＢは、第４図に示すごと（、接続モード信号６０
がＯの時にはＡ、Ｂ、接続モード信号６０が１の時には
Ｂ、Ａと論理的に接続されているように振る舞う。判断
回路５４は、プロセサ命令解読部からのブツシュ命令信
号２０及びポツプ命令信号２２、スタックポインタの下
位４ｂｉｔの値及び接続モード信号６０を受け取り前記
メモリ１０のオーバーフロー及びアンダーフローを判断
する。スタックオーバーフロー及びアンダーフローを判
断する値を先の実施例１と同じＯｌｈをＯＯｈとすると
、第４図のごとく、オーバーフローは、接続モード信号
０の場合スタックポインタの５ｂｉｔ目がＯで且つスタ
ックポインタの下位４ｂｉｔがＯｌｈ、接続モード信号
１の場合スタックポインタの５ｂｉｔ目が１で且つスタ
ックポインタの下位４ ｂｉｔが０１ｈの時に起こるよ
うに判断回路５４を設計する。また、アンダーフローは
、接続モード信号Ｏの場合スタックポインタの５ｂｉｔ
目がＯで且つスタックポインタの下位４ｂｉｔがＯＯｈ
、接続モード信号１の場合スタックポインタの５ｂｉｔ
目が１て且つスタックポインタの下位４ｂｉｔが００ｈ
の時に起こるように判断回路５４を設計する。さらに、
実際の動作について具体的に述べる。
プロセサをリセットした直後、スタックポインタ１２の
下位５ｂｉｔの値は、ＯＯｈである。また、接続モード
信号６０を格納するレジスタ５０はＯとする。よって、
アドレス生成回路５２は、スタックポインタ１２の値を
スタックアドレス６２とする。この状態では、第５図（
ａ）に示すごとくプロセサは、残り３２ワードのブツシ
ュ可能な領域をもっていることになる。そして、ブツシ
ュ操作を連続的に行なうことによりスタックとして用い
たメモリ１０の限度以内ては、外部メモリアクセスを行
なわな（てすむため、高速にサブルーチンコールを行な
うことが可能である。
下位５ｂｉｔの値は、ＯＯｈである。また、接続モード
信号６０を格納するレジスタ５０はＯとする。よって、
アドレス生成回路５２は、スタックポインタ１２の値を
スタックアドレス６２とする。この状態では、第５図（
ａ）に示すごとくプロセサは、残り３２ワードのブツシ
ュ可能な領域をもっていることになる。そして、ブツシ
ュ操作を連続的に行なうことによりスタックとして用い
たメモリ１０の限度以内ては、外部メモリアクセスを行
なわな（てすむため、高速にサブルーチンコールを行な
うことが可能である。
ところが、第５図（ｂ）に示すごとく、サブルーチンコ
ールを繰り返すことによりスタック１０の利用できる領
域は減少していく。ついには、第５図（Ｃ）に示すごと
くこのメモリ１０の限界であるスタックポインタ１２の
値が０４ｈとなる。ここで、さらにブツシュ命令を行な
おうとすると判断回路１４は、プロセサからの、接続モ
ード信号６０とブツシュ命令信号２０とスタックポイン
タ１２の下位５ｂｉｔの値を受け、スタックオーバーフ
ローと判断する。そして、判断回路１４は、スタックオ
ーバーフロー信号線３０を用い、スタックオーバーフロ
ーをプロセサに伝える。プロセサは、これを受け取りブ
ツシュ命令実行を中止し割り込み処理を実行する。割り
込み処理では、半分のデータにあたる１６ワ一ド分のデ
ータを、あらかじめ用意されている外部のスタック領域
へ退避と、接続モードを格納するレジスタ５０をＯから
１への書き換えが必要である。そして、割り込み処理終
了後は、第５図（ｄ）に示すごとく、メモリ１０はブツ
シュ及びポツプ可能となっている。また、アドレス生成
回路５２は、スタックポインタの５ｂｉｔの値を反転さ
せ、スタックアドレス６２を発生させるためスタックは
、第４図（ｂ）のごとく振る舞う。さらに、判断回路１
４は、第４図（ｂ）で示すように、スタックの境界でオ
ーバーフロー及びアンダーフローをチエツクする。
ールを繰り返すことによりスタック１０の利用できる領
域は減少していく。ついには、第５図（Ｃ）に示すごと
くこのメモリ１０の限界であるスタックポインタ１２の
値が０４ｈとなる。ここで、さらにブツシュ命令を行な
おうとすると判断回路１４は、プロセサからの、接続モ
ード信号６０とブツシュ命令信号２０とスタックポイン
タ１２の下位５ｂｉｔの値を受け、スタックオーバーフ
ローと判断する。そして、判断回路１４は、スタックオ
ーバーフロー信号線３０を用い、スタックオーバーフロ
ーをプロセサに伝える。プロセサは、これを受け取りブ
ツシュ命令実行を中止し割り込み処理を実行する。割り
込み処理では、半分のデータにあたる１６ワ一ド分のデ
ータを、あらかじめ用意されている外部のスタック領域
へ退避と、接続モードを格納するレジスタ５０をＯから
１への書き換えが必要である。そして、割り込み処理終
了後は、第５図（ｄ）に示すごとく、メモリ１０はブツ
シュ及びポツプ可能となっている。また、アドレス生成
回路５２は、スタックポインタの５ｂｉｔの値を反転さ
せ、スタックアドレス６２を発生させるためスタックは
、第４図（ｂ）のごとく振る舞う。さらに、判断回路１
４は、第４図（ｂ）で示すように、スタックの境界でオ
ーバーフロー及びアンダーフローをチエツクする。
また同時に、外部スタック領域のチエツクも行なえば外
部スタック領域のオーバーフロー及びアンダーフロー検
出にも使うことが可能になる。この後、サブルーチンの
リターン動作を繰り返すと第５図（ｅ）のごとくメモリ
１０の領域の全てのデータをすべて使い果たしてしまう
。ここで、さらにポツプ命令を行なおうとすると判断回
路１４は、プロセサからの、ポツプ命令信号２２とスタ
ックポインタ１２の下位５ ｂｉｔの値を受け、スタッ
クアンダーフローと判断する。そして、判断回路１４は
、スタックアンダーフロー信号線３２を用い、スタック
アンダーフローをプロセサに伝える。プロセサは、これ
を受け取りポツプ命令実行を中止し割り込み処理を実行
する。割り込み処理は、以前のスタックオーバーフロー
により退避されていた１６ワ一ド分のデータを外部スタ
ックから復帰が必要である。そして、割り込み処理終了
後は、第５図（ｆ）に示すごとく、メモリ１０はブツシ
ュ及びポツプ可能となっている。このように、メモリ１
０の残り具合を判断する判断回路を付加することでスタ
ックをすべて使い果たしても復元が可能である。さらに
、接続モードを格納するレジスタ５０を設けることでス
タックポインタ１２の変更が避けられる。
部スタック領域のオーバーフロー及びアンダーフロー検
出にも使うことが可能になる。この後、サブルーチンの
リターン動作を繰り返すと第５図（ｅ）のごとくメモリ
１０の領域の全てのデータをすべて使い果たしてしまう
。ここで、さらにポツプ命令を行なおうとすると判断回
路１４は、プロセサからの、ポツプ命令信号２２とスタ
ックポインタ１２の下位５ ｂｉｔの値を受け、スタッ
クアンダーフローと判断する。そして、判断回路１４は
、スタックアンダーフロー信号線３２を用い、スタック
アンダーフローをプロセサに伝える。プロセサは、これ
を受け取りポツプ命令実行を中止し割り込み処理を実行
する。割り込み処理は、以前のスタックオーバーフロー
により退避されていた１６ワ一ド分のデータを外部スタ
ックから復帰が必要である。そして、割り込み処理終了
後は、第５図（ｆ）に示すごとく、メモリ１０はブツシ
ュ及びポツプ可能となっている。このように、メモリ１
０の残り具合を判断する判断回路を付加することでスタ
ックをすべて使い果たしても復元が可能である。さらに
、接続モードを格納するレジスタ５０を設けることでス
タックポインタ１２の変更が避けられる。
発明の効果
プロセサ内に、スタック領域としてメモリを取り込むこ
とによりメモリがオーバーフローまたはアンダーフロー
しない限り、高速にサブルーチンコールが行なえる。
とによりメモリがオーバーフローまたはアンダーフロー
しない限り、高速にサブルーチンコールが行なえる。
スタックの領域を判断する回路を加えることによりプロ
セサ内のスタックのオーバーフロー及びアンダーフロー
が判断できる。さらに、スタックオーバーフロー及びア
ンダーフローの割り込み処理の中で外部メモリのスタッ
ク領域をチエツクするようにしておけば、外部スタック
領域のオーバーフロー及びアンダーフローの検出も可能
である。
セサ内のスタックのオーバーフロー及びアンダーフロー
が判断できる。さらに、スタックオーバーフロー及びア
ンダーフローの割り込み処理の中で外部メモリのスタッ
ク領域をチエツクするようにしておけば、外部スタック
領域のオーバーフロー及びアンダーフローの検出も可能
である。
また、プロセサ内に２分割したスタックの接続の接続モ
ードを設けることにより、割り込み処理でのスタックポ
インタの変更及びスタック内のデータの移動が不必要と
なる。
ードを設けることにより、割り込み処理でのスタックポ
インタの変更及びスタック内のデータの移動が不必要と
なる。
第１図は本発明の第１実施例におけるプロセサの概略図
、第２図は本発明の第１実施例におけるプロセサのスタ
ックデータの動きの説明図、第３図は本発明の第２実施
例におけるプロセサの概略図、第４図は接続モードに対
するスタックの接続状態の説明図、第５図は本発明の第
２実施例におけるプロセサのスタックデータの動きの説
明図、第６図はプロセサのスタックと外部スタック領域
の対応の説明図である。 １０・・・・・・メモリ、１２・・・・・・スタックポ
インタ、１４・・・・・・判断回路、２０・・・・・・
ブツシュ命令信号、２２・・・・・・ポツプ命令信号、
３０・・・・・・スタックオーバーフロー信号、３２・
・・・・・スタックアンダーフロー信号、５０・・・・
・・レジスタ、５２・・・・・・アドレス化一 １２− 成回路、６０・・・・・・接続モード信号、６２・・・
・・・スタッファ１くレス。
、第２図は本発明の第１実施例におけるプロセサのスタ
ックデータの動きの説明図、第３図は本発明の第２実施
例におけるプロセサの概略図、第４図は接続モードに対
するスタックの接続状態の説明図、第５図は本発明の第
２実施例におけるプロセサのスタックデータの動きの説
明図、第６図はプロセサのスタックと外部スタック領域
の対応の説明図である。 １０・・・・・・メモリ、１２・・・・・・スタックポ
インタ、１４・・・・・・判断回路、２０・・・・・・
ブツシュ命令信号、２２・・・・・・ポツプ命令信号、
３０・・・・・・スタックオーバーフロー信号、３２・
・・・・・スタックアンダーフロー信号、５０・・・・
・・レジスタ、５２・・・・・・アドレス化一 １２− 成回路、６０・・・・・・接続モード信号、６２・・・
・・・スタッファ１くレス。
Claims (2)
- （１）スタックとして用いるメモリと、プロセサ命令解
読部からのスタック操作信号及びスタックポインタの値
を受け取り前記メモリのオーバーフロー及びアンダーフ
ローを判断する判断回路を持っプロセサ。 - （２）スタックとして用いるメモリと、プロセサ命令解
読部からのスタック操作信号とスタックポインタの値及
び前記メモリを２分割した場合の接続を示す接続モード
信号を受け取り前記メモリのオーバーフロー及びアンダ
ーフローを判断する判断回路と、前記スタックポインタ
の値及び前記接続モード信号を受け取り前記メモリをア
クセスするスタックアドレスを生成するアドレス生成回
路を持つプロセサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083302A JPH01255035A (ja) | 1988-04-05 | 1988-04-05 | プロセサ |
| US07/333,579 US5101486A (en) | 1988-04-05 | 1989-04-05 | Processor having a stackpointer address provided in accordance with connection mode signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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ID=13798615
Family Applications (1)
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- 1989-04-05 US US07/333,579 patent/US5101486A/en not_active Expired - Fee Related
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