JPH0713865A

JPH0713865A - キャッシュメモリ制御システム

Info

Publication number: JPH0713865A
Application number: JP5156553A
Authority: JP
Inventors: Atsushi Masuko; 淳益子; Eiko Abe; 英光阿部; Toshiyuki Tsunemoto; 俊幸常本; Yoshihisa Watanabe; 誉央渡辺; Hideyuki Washiyama; 英之鷲山; Kenichi Nagashima; 賢一長島
Original assignee: Hitachi Image Information Systems Inc; Hitachi Ltd; Hitachi Video and Information System Inc
Current assignee: Hitachi Image Information Systems Inc; Hitachi Ltd; Hitachi Advanced Digital Inc
Priority date: 1993-06-28
Filing date: 1993-06-28
Publication date: 1995-01-17

Abstract

(57)【要約】【目的】書き換えのできない読み出し専用メモリをキャ
ッシュメモリの対象にし得るキャッシュメモリ制御シス
テムを提供する。【構成】デコーダ２３はＲＯＭ３１への書込みを検出す
ると、論理和回路２４を通してスヌーピング信号ｄをＣ
ＰＵ１０へ出力する。すると、ＣＰＵ１０はＲＯＭ３１
のアドレスのデータが内蔵のキャッシュメモリ１２に存
在するか検索し、存在する時にはそのキャッシュメモリ
１２のアドレスのデータを無効化する。これにより、キ
ャッシュメモリ１２とＲＯＭ３１の内容の不一致を防止
することができる。また、デコーダ２３はＲＯＭ３１へ
の書込みを検出すると、割込みレジスタ３５をセット
し、ＣＰＵ１０へ割込み信号ｇを出力させる。これによ
り、ＲＯＭ３１へ書込むという誤った動作をするプログ
ラムの実行を中断することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリ制御
システムに係り、特に、コンピュータ装置の処理速度と
信頼性を向上させるのに好適なキャッシュメモリ制御シ
ステムに関する。

【０００２】

【従来の技術】従来パーソナルコンピュータ等のコンピ
ュータ装置では、キャッシュメモリを用いて処理速度を
向上させることが広く行われている。図３は、従来のキ
ャッシュメモリ制御システムの一例の構成図を示す。

【０００３】同図において、１０は中央処理装置（以下
ＣＰＵと記す）で、ＣＰＵコア１１、キャッシュメモリ
１２およびライトバッファ１３を少なくとも有してい
る。ＣＰＵコア１１は、ＣＰＵ１０にあって、処理その
ものを行う。２０はキャッシュ制御回路で、デコーダ２
１および２２からなり、キャッシュメモリ１２の動作を
制御する。また、リード・オンリ・メモリ（ＲＯＭ）３
１、主記憶装置３２は、アドレスバス４１およびデータ
バス４２をそれぞれ介してＣＰＵ１０に接続されてお
り、また、アドレスバス４１を介してダイレクト・メモ
リ・アクセス・コントローラ（以下、ＤＭＡＣと記す）
３３に接続され、さらに、データバス４２を介して入出
力装置（以下、Ｉ／Ｏ装置と記す）３４に接続されてい
る。ＣＰＵ１０とキャッシュ制御回路２０との間は、ス
テータスバス４３を介して接続されており、ＣＰＵ１０
の動作状態を示すステータス信号が伝送される。

【０００４】ＣＰＵ１０とＤＭＡＣ３３およびキャッシ
ュ制御回路２０との間は、ＤＭＡＣ３３によるＤＭＡ中
の読み出し、書き込み動作を示すＤＭＡ制御信号ａが伝
送される。また、ＤＭＡＣ３３とＩ／Ｏ装置３４との間
は、ＤＭＡ要求／許可信号ｂが伝送される。デコーダ２
１は、ＣＰＵ１０の現在のバスサイクルがキャッシュメ
モリ１２の対象アドレスであることを示すキャッシュ対
象明示信号ｃを出力し、デコーダ２２は、ＤＭＡ動作中
にキャッシュメモリ１２を無効化するスヌーピング信号
ｄを出力する。

【０００５】次に、この従来方式の動作について簡単に
説明する。ＣＰＵコア１１が命令やデータを読もうとす
る場合、ＣＰＵ１０内蔵のキャッシュメモリ１２にその
命令やデータがあるかどうかを、まず検索する。このキ
ャッシュメモリ１２に必要とする命令やデータがあれ
ば、ここから、ＣＰＵコア１１に命令やデータが読み出
されて出力される。その命令やデータがキャッシュメモ
リ１２にない場合には、ＣＰＵ１０は、必要とするメモ
リのアドレスをアドレスバス４１に出力する。この時、
キャッシュ制御回路２０のデコーダ２１は、ＣＰＵ１０
の出力したアドレスが主記憶装置３２のアドレスである
ことを検出し、ＣＰＵ１０に対してキャッシュメモリ１
２の対象となるアドレスであることを示すキャッシュ対
象明示信号ｃを出力する。また、主記憶装置３２は、Ｃ
ＰＵ１０による読み出しを検出して、データバス４２に
命令やデータを出力する。このデータバス４２上に読み
出された命令やデータは、ＣＰＵコア１１に取り込まれ
ると同時に、キャッシュメモリ１２にも書き込まれる。
このキャッシュメモリ１２への書き込みは、キャッシュ
対象明示信号ｃがＣＰＵ１０に入力された場合にのみ行
われる。この従来方式では、主記憶装置３２がキャッシ
ュメモリ１２の対象である。

【０００６】また、いわゆるＤＭＡ動作の場合は、Ｉ／
Ｏ装置３４がＤＭＡＣ３３にＤＭＡ要求を出力すると、
ＤＭＡＣ３３がＣＰＵ１０にバス開放を要求する。ＣＰ
Ｕ１０がこれに応答してバスを開放し、これを認識した
ＤＭＡＣ３３からＩ／Ｏ装置３４にＤＭＡ許可が返され
る。これらの動作は、Ｉ／Ｏ装置３４とＤＭＡＣ３３の
間ではＤＭＡ要求／許可信号ｂ、ＤＭＡＣ３３とＣＰＵ
１０の間ではＤＭＡ制御信号ａで行われる。ＤＭＡ状態
になると、ＤＭＡＣ３３がアドレスバス４１にアドレス
を出力し、ＣＰＵ１０を介在させることなく、主記憶装
置３２とＩ／Ｏ装置３４の間でデータバス４１を介して
データ転送が行われる。

【０００７】ところで、このＤＭＡ動作の場合、ＣＰＵ
内蔵のキャッシュメモリ１２に、ＤＭＡ動作で変更のあ
った主記憶装置３２の変更前のデータが格納されている
可能性が考えられる。その場合は、キャッシュメモリ１
２と主記憶装置３２との間で、それらの記憶内容が異な
ってしまうことになる。キャッシュメモリを用いたシス
テムでは、このようなキャッシュメモリ１２と主記憶装
置３２の両記憶内容の不一致は、プログラムの暴走、シ
ステムの誤動作につながるため、絶対に避けなければな
らない。

【０００８】そこで、これを避けるために、スヌーピン
グと呼ばれる方法が用いられる。これは、ＤＭＡ動作時
に、アドレスをＣＰＵ１０にも供給する一方、ＤＭＡに
よる主記憶装置３２への書込みのタイミングをデコーダ
２２で検出し、その検出により、デコーダ２２がスヌー
ピング信号ｄをＣＰＵ１０に出力すると、このときのＣ
ＰＵ１０の入力アドレスの内容がキャッシュメモリ１２
に存在した場合に、キャッシュメモリ１２のその記憶部
分を、ＣＰＵ１０内部で無効化してしまう方法である。
これによって、ＤＭＡによるキャッシュメモリ１２と主
記憶装置３２の内容不一致を避けることができるのであ
る。

【０００９】

【発明が解決しようとする課題】ところで、このような
コンピュータ装置では、主記憶装置３２とは別にＲＯＭ
３１を備えている。このＲＯＭ３１には、電源投入時の
実行プログラムの他に、Ｉ／Ｏ装置３４などの制御用プ
ログラム、つまり、一般にＢＩＯＳ（基本入出力システ
ム：ＢａｓｉｃＩｎｐｕｔＯｕｔｐｕｔＳｙｓｔ
ｅｍ）と呼ばれる基本入出力プログラムが格納されてい
る。このＢＩＯＳは、プログラム上で入出力を行う際に
頻繁に実行されるため、コンピュータ装置としての処理
性能向上を図るためには、ＢＩＯＳの高速化が重要であ
る。しかし、高速化を図るために、このＲＯＭ３１をキ
ャッシュメモリ１２の対象とすると、プログラムの間違
いなどにより、誤ってＲＯＭ３１のアドレスに書込みを
行った場合、キャッシュメモリ１２にたまたま同じアド
レスのデータがあると、キャッシュメモリ１２の該当記
憶内容が書き換わってしまう、という不具合が発生す
る。

【００１０】すなわち、キャッシュメモリ１２への書込
み時には、ＣＰＵ１０の外部に対しても書込み動作が行
われるが、ＣＰＵ１０内には、ライトバッファ１３が設
けられており、ここに、アドレス、データ等の情報を蓄
えた時点で、ＣＰＵコア１１は書込み動作を終了する。
ＣＰＵ１０の外部に対しては、このライトバファ１３か
ら書込み動作が行われるので、キャッシュメモリ１２が
先に書き換わり、外部への書込み動作はその後となる。
しかし、ＲＯＭ３１に対する書込み動作では、ＲＯＭ３
１が読み出し専用メモリであるから、その内容は変化せ
ず、実際の書込みはできない。このため、ＲＯＭ３１に
対する書込みアクセスがなされた時には、キャッシュメ
モリ１２の内容と実際のＲＯＭ３１の内容に不一致が発
生してしまうのである。

【００１１】そのため、このような読み出し専用メモリ
であるＲＯＭ３１はキャッシュメモリ１２の対象にはし
ない、という設計が一般的に行われている。

【００１２】しかし、上記の従来方式では、ＲＯＭ３１
をキャッシュメモリ１２の対象にしないため、キャッシ
ュメモリ１２を用いたＢＩＯＳの高速化ができず、コン
ピュータ装置の処理速度の高速化ができないという問題
がある。

【００１３】本発明は、上記の点に鑑みなされたもの
で、書き換えのできないＲＯＭをキャッシュメモリの対
象にしうるキャッシュメモリ制御システムを提供するこ
とを目的とする。

【００１４】

【課題を解決するための手段】本発明は、上記の目的を
達成するため、外部の記憶装置の読み出しデータを中央
処理装置内蔵のキャッシュメモリに書き込ませる第１の
制御手段と、外部の記憶装置の書込みアクセス時にスヌ
ーピング信号を中央処理装置へ供給する第２の制御手段
とを備えるキャッシュメモリ制御システムにおいて、中
央処理装置から読み出されるべく接続された読み出し専
用メモリに対する、中央処理装置からの書込みアクセス
を検出し、検出信号を前記スヌーピング信号として中央
処理装置へ供給し、中央処理装置に書き込みアドレスの
データがキャッシュメモリに存在するか否か検索させ
て、存在する時に、キャッシュメモリのそのアドレスの
内容を無効化させる第３の制御手段を設けたものであ
る。

【００１５】また、読み出し専用メモリに対する、前記
中央処理装置からの書込みアクセスを検出した時に、割
り込み信号を発生して中央処理装置へ供給し、プログラ
ムの実行を中断させる第４の制御手段を設けたものであ
る。

【００１６】

【作用】本発明によれば、基本入出力プログラムが格納
されている、書き換えができない読み出し専用メモリに
対する書込みアクセスが仮にあったとしても、前記第３
の制御手段により、読み出し専用メモリのアドレスに対
応したデータがキャッシュメモリに存在する場合に、こ
れが無効化されるため、読み出し専用メモリとキャッシ
ュメモリの間に内容の不一致が発生することを防止する
ことができる。これによって、読み出し専用メモリをキ
ャッシュメモリの対象とすることができる。

【００１７】また、前記第４の制御手段により、読み出
し専用メモリに対して書込みを行う誤った動作をするプ
ログラムを中断させることができるため、読み出し専用
メモリの内容と異なるデータがキャッシュメモリから読
み出されてしまう可能性を排除することができる。

【００１８】

【実施例】以下、本発明の一実施例を説明する。図１は
本発明になるキャッシュメモリ制御システムの一実施例
の構成図を示す。同図中、図３と同一構成部分には同一
番号を付し、その説明を適宜省略する。

【００１９】図１において、キャッシュ制御回路２０
は、デコーダ２２、２３および２入力論理和回路２４よ
りなる。デコーダ２３は、前記したキャッシュ対象明示
信号ｃの他に、ＲＯＭアドレスに対する書込みを表す信
号ｅと、リセット信号ｆとを出力する構成とされてい
る。２入力論理和回路２４は、デコーダ２２の出力信号
とデコーダ２３の出力信号ｅとの論理和をとって得た信
号を、前記スヌーピング信号ｄとして、ＣＰＵ１０へ出
力する。

【００２０】また、３５は割り込みレジスタで、ＳＲフ
リップフロップで構成される。この割り込みレジスタ３
５の出力信号ｇは、ＣＰＵ１０に割り込み信号として入
力される。また、デコーダ２３により割り込みレジスタ
３５の解除用に割り当てられたアドレスへのアクセスを
検出された時に、割込みレジスタ３５は、デコーダ２３
から出力される信号ｆによりリセットされる。また、キ
ャッシュ対象明示信号ｃは、ＣＰＵ１０が主記憶装置３
２またはＲＯＭ３１をアクセスした場合に出力される。
そのため、ここでは、主記憶装置３２とＲＯＭ３１のデ
ータがキャッシュメモリ１２に取り込まれることにな
る。

【００２１】次に、本実施例の動作について図２のタイ
ミングチャートとともに説明する。ＣＰＵコア１１が命
令やデータを読もうとする場合は、従来と同様に、キャ
ッシュメモリ１２にその命令やデータがあるかどうか
を、まず検索する。キャッシュメモリ１２に、必要とす
る命令やデータがあれば、ここからＣＰＵコア１１に命
令やデータが読み出される。その命令やデータがキャッ
シュメモリ１２にない場合には、ＣＰＵ１０は、必要と
するメモリのアドレスをアドレスバス４１に出力する。

【００２２】この時、キャッシュ制御回路２０のデコー
ダ２３は、ＣＰＵ１０の出力したアドレスがＲＯＭ３１
または主記憶装置３２のアドレスであることを検出する
と、ＣＰＵ１０に対してキャッシュ対象明示信号ｃを出
力する。また、ＣＰＵ１０による読み出しを検出したＲ
ＯＭ３１または主記憶装置３２は、データバス４２に命
令やデータを出力する。このデータバス４２上に読み出
された命令やデータは、ＣＰＵコア１１に取り込まれる
と同時に、キャッシュメモリ１２にも書き込まれる。

【００２３】このように、本実施例では、主記憶装置３
２だけでなく、ＲＯＭ３１に格納されている命令やデー
タも、キャッシュメモリ１２に書込まれる。

【００２４】次に、プログラムなどの間違いなどによ
り、誤ってＲＯＭ３１のアドレスに書込みを行った場合
について説明する。この場合、キャッシュメモリ１２
に、同じアドレスのデータがあると、ＣＰＵコア１１
は、キャッシュメモリ１２を書き換えると共に、ＣＰＵ
１０の外部に対する書込みのために、一旦、ライトバッ
ファ１３にデータ等を書込む。ＣＰＵ１０の外部に対す
る書込みは、従来と同様にライトバッファ１３に情報を
書込み終った後で開始されるから、ＣＰＵ１０が、図２
（Ａ）に５１で示す時点で、外部に対する書込みを、ラ
イトバッファ１３から開始する時には、すでに、キャッ
シュメモリ１２の内容は書き換わっている。

【００２５】これに対して、ＣＰＵ１０の外部にあるキ
ャッシュ制御回路２０では、ＣＰＵ１０がライトバッフ
ァ１３からＲＯＭ３１への書込みサイクルを開始する上
記の５１に示す時点で、デコーダ２３がこのＲＯＭアド
レスの書込みを検出し、図２（Ｂ）に示す如く信号ｅを
出力する。この信号ｅは、論理和回路２４を通して、図
２（Ｃ）に示す如く、スヌーピング信号ｄとしてＣＰＵ
１０へ出力される。

【００２６】ＣＰＵ１０は、このスヌーピング信号ｄが
入力されると、その時点のアドレスであるＲＯＭアドレ
スのデータがキャッシュメモリ１２に存在するか否かを
検索し、存在する場合は、そのキャッシュメモリ１２の
アドレスのデータを無効化する。これにより、キャッシ
ュメモリ１２の内容と、ＲＯＭ３１の内容の不一致の発
生を防止することができる。

【００２７】このようにして、本実施例では、ＲＯＭ３
１をキャッシュメモリ１２の対象とすることができるた
め、ＲＯＭ３１に格納されているＢＩＯＳの高速化を図
ることができる。

【００２８】ところで、ＣＰＵコア１１は、ライトバッ
ファ１３にアドレスやデータ等を蓄えると、実際のＲＯ
Ｍ３１や主記憶装置３２への書き込みバスサイクルの終
了を待たずに、直ちに次の動作に移る。そのため、前記
の無効化のための処理が実際に発生する前に、上記の次
の動作として、ＣＰＵコア１１がＲＯＭ３１の内容を読
み出そうとしたときには、無効化される直前の書き換え
られたデータ、すなわち、ＲＯＭ３１の内容とは異なる
内容のデータがキャッシュメモリ１２から出力されてし
まう場合がある。

【００２９】そこで、本実施例では、上記の無効化とは
別に、プログラムの実行を中断させるために割り込み制
御を行う。すなわち、デコーダ２３がＲＯＭアドレスの
書込みを検出して、図２（Ｂ）に示した信号ｅを出力す
ると、この信号ｅで割り込みレジスタ３５がセットされ
る。このセットにより、割り込みレジスタ３５から、図
２（Ｄ）に示すように、割り込み信号ｇがＣＰＵ１０へ
出力される。ＣＰＵ１０は、この割り込み信号ｇの入力
を検出すると、現在実行中のプログラムの実行を中断す
る。

【００３０】これにより、ＲＯＭ３１のアドレスに書き
込みを行うといった誤った動作をするプログラムの実行
を中断させることができ、また、キャッシュメモリ１２
の無効化だけでは、ＲＯＭ３１の内容とは異なる内容の
データがキャッシュメモリ１２から出力されてしまう可
能性を排除することができる。

【００３１】なお、割り込み信号ｇの解除は、次の手順
で可能である。すなわち、ＣＰＵ１０が割り込み処理プ
ログラムの中で、割り込みレジスタ３５への解除のため
のアクセスをすると、デコーダ２３は、アドレスバス４
１がこのアクセス時の特定のアドレス（割り込み解除用
アドレス）であることを検出して、信号ｆを出力する。
この信号ｆは、割り込みレジスタ３５にリセット信号と
して供給される。従って、ＣＰＵ１０が、図２（Ａ）に
５２で示す時点で、割り込みレジスタ３５への解除アク
セスを開始した時に、同図（Ｄ）に示すように、割り込
み信号ｇが解除（クリア）される。

【００３２】なお、割り込み処理プログラムは、この割
り込み信号ｇの解除後は、中断したプログラムを引き続
き実行するのか、あるいは、その中断したプログラムの
継続はあきらめ、例えば、オペレーティング・システム
（ＯＳ）に戻るなどの、あらかじめ定めた処理をする。

【００３３】このようにして、本実施例によれば、ＲＯ
Ｍ３１をキャッシュメモリ１２の対象にしても、キャッ
シュメモリ１２とＲＯＭ３１との間に内容の不一致は発
生せず、コンピュータ装置としての処理速度向上が図れ
る。また、仮に、ＲＯＭ３１へ書き込むといった誤った
処理が行われても、その処理を中断することが可能なの
で、コンピュータ装置としての信頼性が向上する。

【００３４】

【発明の効果】以上説明した通り、本発明によれば、基
本入出力プログラムが格納されている、書き換えのでき
ない読み出し専用メモリもキャッシュメモリの対象とす
ることができるため、コンピュータ装置としての処理速
度を向上することができる。また、本発明によれば、読
み出し専用メモリに対して書込みを行うという誤った動
作をするプログラムの実行を中断させることができるた
め、コンピュータ装置の信頼性を向上することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１の動作説明用タイムチャートである。

【図３】従来の一例の構成を示すブロック図である。

【符号の説明】

１０…中央処理装置（ＣＰＵ）、１１…ＣＰＵコア、１
２…キャッシュメモリ、１３…ライトバッファ、２０…
キャッシュ制御回路、２２、２３…デコーダ、２４…２
入力論理和回路、３１…リード・オンリ・メモリ（ＲＯ
Ｍ）、３２…主記憶装置、３３…ダイレクト・メモリ・
アクセス・コントローラ（ＤＭＡＣ）、３４…入出力
（Ｉ／Ｏ）装置、３５…割り込みレジスタ、ｃ…キャッ
シュ対象明示信号、ｄ…スヌーピング信号、ｇ…割り込
み信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者常本俊幸神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者渡辺誉央神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者鷲山英之神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者長島賢一神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内

Claims

【特許請求の範囲】

【請求項１】中央処理装置が読もうとするデータや命令
が、該中央処理装置に内蔵されたキャッシュメモリに存
在しない時に、該中央処理装置が外部の記憶装置を読み
出しアクセスしたことを検出して、キャッシュ対象明示
信号を該中央処理装置へ供給し、該中央処理装置に入力
された該記憶装置からの読み出しデータを該キャッシュ
メモリに書込ませる第１の制御手段と、前記外部の記憶装置に対して書込みアクセスがされたこ
とを検出して、スヌーピング信号を該中央処理装置へ供
給し、該中央処理装置に書込みアドレスのデータが該キ
ャッシュメモリに存在するか否か検索させて、存在する
時に、該キャッシュメモリのそのアドレスの内容を無効
化させる第２の制御手段とを備えるキャッシュメモリ制
御システムにおいて、前記中央処理装置から読み出されるべく接続された読み
出し専用メモリに対する該中央処理装置からの書込みア
クセスを検出し、検出信号を前記スヌーピング信号とし
て前記中央処理装置へ供給する第３の制御手段を有する
ことを特徴とするキャッシュメモリ制御システム。
【請求項２】前記読み出し専用メモリに対する、前記中
央処理装置からの書き込みアクセスを検出した時に、割
り込み信号を発生して該中央処理装置に供給し、プログ
ラムの実行を中断させる第４の制御手段をさらに有する
ことを特徴とする請求項１記載のキャッシュメモリ制御
システム。