JPH056706B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は仮想記憶方式のデータ処理装置に関
し、特に、複数のプロセツサに共通に使用される
アドレス変換装置を、主記憶装置（以下主メモリ
と略称する）に接続されたメモリコントローラに
設けたデータ処理装置に関する。 従来のこの種データ処理装置では、アドレス変
換装置が共通に使用されるために、多数のプロセ
ツサが付加された場合に、アドレス変換装置がス
ループツトのネツクになつていた。 本発明の目的は、このアドレス変換装置を含む
メモリアクセスコントローラを高速に動作させる
ことが可能なこの種データ処理装置を提供するに
ある。 本発明の特徴は、アドレス変換装置を有するメ
モリコントローラにおいて、プロセツサから送出
された仮想アドレスをラツチする第１のレジスタ
と、アドレス変換された物理アドレスを保持し、
主メモリに起動を行う際のアドレスとして使用さ
れる第２のレジスタを有し、プロセツサから送出
された仮想アドレスを第１のレジスタにセツトす
ることと、第１のレジスタの内容をアドレス変換
して第２のレジスタにセツトすることと、第２の
レジスタの内容をアドレスとして主メモリに起動
をかけることを順次、並行して行うようにしてい
ることである。 以下、本発明の一実施例を図面を参照して詳細
に説明する。 第１図は本発明が適用されるデータ処理装置の
全体構成の一例を示す図である。 第１図において、１０はプログラムおよびデー
タを格納する主メモリで、メモリバス１１、メモ
リコントローラ（MUC）１２を介して共通バス
５０に接続されている。 ２０は、主メモリ１０に格納されるべきプログ
ラムおよびデータを格納する外部メモリで、外部
メモリバス２１、フアイルプロセツサ（FCP）
２２を介して共通バス５０に接続されている。３
０は入出力プロセツサ（IOP）であり、図示しな
い各種入出力装置とのデータ転送の制御を行う。 ４０はジヨブプロセツサ（JOBP）であり、こ
こでは１つだけを示しているが、プログラム（命
令）の実行を行う。 ジヨブプロセツサ４０は、命令キヤツシユ４
１、データキヤツシユ４２、Ｉユニツト４３およ
びＥユニツトにより構成され、命令キヤツシユ４
１とＩユニツト４３はバス４５で接続され、デー
タキヤツシユ４２とＥユニツト４４はバス４６で
接続され、Ｉユニツト４３とＥユニツト４４はバ
ス４７で接続されている。 このように、フアイルプロセツサ２２、入出力
プロセツサ３０およびジヨブプロセツサ４０は、
いずれも共通バス５０に接続され、メモリコント
ローラ１２を介して主メモリ１０をアクセス可能
になつている。 ジヨブプロセツサ４は、Ｉユニツト４３とＥユ
ニツト４４でパイプライン処理をするのもので、
前述の如くそれぞれのユニツトに対して命令キヤ
ツシユ４１とデータキヤツシユ４４を有する。 尚プログラム（命令）が扱うデータはオペラン
ドとも呼ばれ、このデータキヤツシユのことをオ
ペランドキヤツシユと呼ぶ場合がある。 次に実行すべき命令語をＩユニツト４３がアク
セスする場合、まず、命令キヤツシユ４１上にそ
の命令語が存在するか否かチエツクされ、存在す
る場合には、そのデータが命令語としてバス４５
を介してＩユニツト４３へ送られる。存在しない
場合は、命令語の仮想アドレスを共通バス５０を
介してメモリコントローラ１２へ送出する。 メモリコントローラ１２では、仮想アドレスを
物理アドレスに変換してメモリバス１１を介して
主メモリ１０をアクセスする。得られたデータ
（命令）は、共通バス５０を介して、命令キヤツ
シユ４１へ送られ、さらにバス４５を介してＩユ
ニツト４３へ送られ、Ｉユニツト４３で処理され
ると同時に、命令キヤツシユ４１へ貯わえられ
る。 Ｉユニツト４３では、この得られた命令を解読
し、Ｅユニツト４４に対して「何を為すべきか」
を指示する。Ｅユニツト４４は、この命令に基づ
き、必要なデータを内部のレジスタやデータキヤ
ツシユ４２から（データキヤツシユ４２上にない
場合は、命令キヤツシユと同様に主メモリ１０か
ら）集め、演算処理し、その結果を内部のレジス
タか主メモリ１０に格納する。後者の主メモリ１
０に結果を格納する際には、該当する位置のデー
タが既にデータキヤツシユ４２内に取込まれてい
るならば、そのデータも更新する。 次に、共通バス５０の構成例について説明す
る。共通バス５０は第２図に示す様に、実際に情
報を転送するのに使用される起動バス５５、デー
タバス５６、応答バス５７と、これらのバス５５
〜５７をそれぞれどのプロセツサあるいはメモリ
コントローラが使用するかを決めるのに必要な起
動バス占有要求線５１、データバス占有要求線５
２、応答バス占有要求線５３とインタロツク信号
線５４を含んでおり、時分割で使用される。 各バス５５〜５７の情報の中味は次の通りであ
る。 (1) 起動バス５５ (a) アドレス (b) アクセスの種類（例えばリードアクセスであ
るか／ライトアクセスであるか、また何バイト
アクセスするか等） (c) アクセスキー（MCU１２で行うプロテクシ
ヨンチエツクに使用する。） (2) データバス５６ (a) ライトデータ (b) リードデータ (3) 応答バス５７ (a) 終了信号 (b) リターンコード（アクセス中に、発生したエ
ラー及びページフルオールの情報） などである。 これらのバス５５〜５７が、どの様に使用され
るかを第３図で示す。 この図で示される様に、 (i) ａのリード要求とｂのリード応答 (ii) ａのリード要求とｄのライト応答 (iii) ｃのライト要求とｄのライト応答 の３つの組み合せの転送が、同一のタイムスロ
ツトで同時に可能となる。 次にバス５５〜５７の使用の様子を第４図で示
す。この図では、タイムスロツト０でJOBP４０
がMCU１２にメモリリード起動をかけ、それに
対するリードデータがタイムスロツトＮとＮ＋１
で返されて来ており、またタイムスロツト１で
IOP３０がMCU１２にメモリライト起動をかけ、
それに対する応答がタイムスロツトＮ＋２で返さ
れている。この様に共通バス５０では、起動と応
答を分離した、いわゆるスプリツト転送を行う。
まだ、主メモリ１０は複数のメモリアクセスを処
理出来る構成となつている。 以上、述べてきたバス５５〜５７の転送を行う
に当つて、その前に占有制御を行う必要がある。
これは転送を希望するプロセツサやメモリコント
ローラが、転送の１タイムスロツト前に、転送に
使用するバスに対する占有要求５１〜５３を出
し、これに対して優先順位を付けて転送を許可す
ることによつて行う。この優先順位の付け方は、
色々な方法が考えられるが、ここではその詳細に
ついては書略する。ただし、応答による占有要求
は、起動による占有要求より優先レベルを上げ
る。というのは、起動による占有要求によつて応
答が返せない事態になると、メモリコントローラ
上で起動の処理が詰まつてしまい、デツトロツク
状態となるからである。例えば、本実施例の場
合、第３図に示すｂのデータリード応答と、ｃの
データライト起動による占有要求が競合した場合
には前者が優先される。 以上の占有制御の様子を簡略化して第５図に示
している。タイムスロツト０ではJOBP４０と
IOP３０がリード起動をしようとして、各々が起
動バス占有要求５１を出している。この内、
JOBP４０の方がIOP３０より、優先レベルが高
いものとすると、タイムスロツト１でJOBP４０
は起動バス５５を使用してリードの起動を行い、
同時に占有要求を止める。一方、IOP３０は占有
が許可されなかつたので、タイムスロツト１でも
起動バス占有要求５１を出したままとする。この
スロツト１では、JOBP４０からの占有要求がな
くなるので、タイムスロツト２でIOP３０はリー
ド起動が可能となる。 この様なシステムにおいて各プロセツサが、他
のプロセツサからのアクセスを排除して、すなわ
ちインタロツクして主メモリ１０をアクセスする
場合には、起動バス５５を他のプロセツサに使用
させない様にする。というのは、起動バス５５を
占有することで、他のプロセツサから今後発生す
る起動を排除し、また既に主メモリ１０内で処理
中のメモリ起動に対しては、データバス５６、応
答バス５７を使用して応答を返すことを可能にす
るためである。もし、これらの応答が返せない
と、メモリコントローラ１２上で起動の処理が詰
まつてしまい、デツトロツク状態になつてしまう
からである。 次に、この起動バス５５の占有方法の一例を説
明する。メモリコントローラ１２をインタロツク
してアクセスしようとするプロセツサは、第６図
に示す様に起動バス占有要求５１が受付けられ、
起動バス５５に情報を転送するタイムスロツト
で、起動バス５５を占有していることを示すイン
タロツク信号５４を出す。そして、この信号によ
り他のプロセツサからの起動バス占有要求５１が
受付けられない様に制御する。これは例えば第７
図の回路によつて実現される。この図では、各占
有要求５１〜５３の優先判定回路６１は各プロセ
ツサごとに分散して持ち、インタロツク信号線５
４はオープン・コレクタの信号線としている。ま
ず、インタロツクの信号５４が出てない場合は、
各占有要求５１〜５３を優先判定回路６１でチエ
ツクし、自分の出した起動バス占有要求５１の優
先度が一番高い場合には、、アンドゲート６２、
オアゲート６３を通して起動バス５５の占有許可
信号６４が出る。従つて、このプロセツサは次の
タイムスロツトで、起動バス５５に対して情報の
転送が可能である。また、この際プロセツサから
インタロツク要求信号６５が出されていると、ア
ンドゲート６８を介してＪ−Ｋフリツプフロツプ
６６がセツトされ、インタロツク信号５４が出力
される。このインタロツク信号５４は、インタロ
ツク解除信号６７が出されるまで、出力されてお
り、この間このプロセツサは起動バス５５を占有
したままとなる。次に、他のプロセツサからイン
タロツク信号５４が出されている場合には、アン
ドゲート６２で優先判定回路６１の出力が禁止さ
れるので、起動バス占有許可信号６４が出ないた
め、起動バス５５が使用できず、従つてメモリ起
動も出来ない。 次にMCU１２について説明する。 MCU１２は、通常のメモリアクセスの処理の
他、仮想アドレスから物理アドレスへのアドレス
変換や、プロテクシヨンのチエツクを行う。 また、各プロセツサ間で共通に使用され、高い
スループツトが要求されるため、リード処理とラ
イト処理は、第８図Ａ，Ｂに示すように、いくつ
かのステージ〜又は′〜′に分かれてお
り、複数個のアクセスを第８図Ｃに示すようにオ
ーバラツプさせて処理出来るようになつている。 第９図は、MCU１２の構成の一例を示したも
のであるが、第８図Ａ，Ｂに示した各処理ステー
ジでは次のような動作を行う。 (A)：リード処理ステージの動作 共通バス５０からリード起動 受信起動バス５５上の仮想アドレス（VA）、
アクセスの種類（FUN）、アクセスキー
（AKEY）を共通バス受信用レジスタ７１に取込
む。 アドレス変換とプロテクシヨンチエツク アドレス変換装置７５により、仮想アドレス
（VA）で示されるページが、主メモリ１０にあ
るか否かの判定を行い、ある場合には物理アドレ
ス（PA）に変換する。ない場合は、いわゆるペ
ージフオールトとなる。 また、この時プロテクシヨンチエツク回路７６
で、そのアクセスが許可されているものか否かの
判定を行う。 このアドレス変換装置７５とプロテクシヨンチ
エツク７６については、後で詳細に述べる。 これらのプロテクシヨンチエツクの結果と、ペ
ージフオールト情報は、他のエラー情報と共にリ
ターンコード（RC）として、アクセスの種類
（FUNC）や物理アドレス（PA）と共にアクセ
スレジスタ７２にセツトされる。 メモリリード起動 アクセスレジスタ７２にあるアクセスにエラー
やページフオールドが発生していな場合には、メ
モリコントローラ７７が、アクセスレジスタ７２
上の物理アドレス（PA）で、主メモリ１０にメ
モリ起動１５１をかけ、主メモリ１０がその起動
を受取つたら、アクセスの種類（FUNC）とリ
ターンコード（RC）を一時記憶レジスタ７３へ
移す。 また、アクセスレジスタ７２にあるアクセス
が、既にエラーやページフオールトの発生を示し
ている場合には、メモリ起動をせず、前記の情報
を一時記憶レジスタ７３へ移す。 リードデータ受信とデータ、応答バス占有要
求 主メモリ１０からメモリバス１１を介してリー
ドデータ１５４を受取ると共に、アクセスの種類
（FUNC）とリターンコード（RC）を共通バス送
出用レジスタ７４へ移す。 一方、共通バス５０に対してはデータバス占有
要求５２と応答バス占有要求５３を出力する。 リードデータ、応答バス転送 の占有要求５２，５３が受付けられたら、リ
ードデータ１５４をバス１５５を介してデータバ
ス５６に転送し、また、終了信号とリターンコー
ド（RC）をバス１５６を介して応答バス５７に
転送し、それぞれアクセス元のプロセツサに返
す。 (B)：ライト処理ステージの動作 ′ 共通バス５０からライト起動受信 起動バス５５上の仮想アドレス（VA）、アク
セスの種類（FUNC）、アクセスキー（AKEY）
及びデータバス５６上のライトデータ（WD）を
共通バス受信用レジスタ７１に取込む。 ′ アドレス変換とプロテクシヨンチエツクラ
イトデータ（WD）をアクセスレジスタ７２に
セツトすることを除いて、リード処理ステージ
(A)のと同じ動作をする。 ′ メモリライト起動 ライトデータ（WD）１５３を主メモリ１０に
転送することを除いて、リード処理ステージ(A)の
と同じである。 ′ 応答バス占有要求 アクセスの種類（FUNC）とリターンコード
（RC）を共通バス送出用レジスタ７４へ移す。一
方、共通バス５０に対しては、応答バス占有要求
５３を出力する。 ′ 応答バス転送 ′の占有要求５３が受付けられたら、終了信
号とリターンコード（RC）をバス１５６を介し
て応答バス５７に転送し、アクセス元のプロセツ
サに返す。 以上の様に、リードとライトの処理は各ステー
ジに分けられており、異なるアクセスの処理の異
なる番号のステージは、第８図Ｃに示す様に並行
して処理可能である。この図では、共通バス５０
から(イ)4Byteリード起動、(ロ)4Byteライト起動、
(ハ)16Byteリード起動を、それぞれタイムスロツ
ト０，１，２で受取つて処理している。そしてタ
イムスロツト２の場合を見ると、(イ)のメモリリー
ド起動と、(ロ)のアドレス変換とプロテクシヨン
のチエツク′と、(ハ)の共通バスからのリード起
動受信を並行して行つている。ここで、(ハ)の
16Byteリードは(イ)の4Byteリードに比べて、〜
のステージを４回繰り返しているが、これは
4Byteを単位としたメモリインタリーブを行つて
いるためである。以下、これについて説明する。 第１０図は主メモリ１０の構成の一例を示した
図であり、メモリボード（MB）１４，１４ａ〜
１４ｄは4Byteのデータ幅で構成され、各メモリ
ボード１４ａ，１４ｂ，１４ｃ，１４ｄは4Byte
単位に付加されたアドレスの下位2bitが00，01，
10，11であるデータを持つている。そして
16Byteのデータは、4Byteずつのデータがメモリ
ボード１４ａ，１４ｂ，１４ｃ，１４ｄ上にある
ため、16Byteリードではメモリボード１４で競
合をおこすこと無く、第８図Ｃの様に連続してメ
モリボードを起動し、リードデータを読み出して
来ることが可能となる。この様な16Byteリード
は、主にキヤツシユミス時にキヤツシユメモリへ
データを送るブロツク転送に使用される。 Ｉユニツト４３やＥユニツト４４が命令キヤツ
シユ４１やデータキヤツシユ４２をアクセスする
場合は、16Byteよりもつと小さな単位（この例
では4Byteとする。）で行うので、この16Byteリ
ード時にはＩユニツト４３やＥユニツト４４が必
要とした4Byteのデータが残りのデータより早く
渡される様に制御し、アクセス時間を短縮する。
そしてこのためには、第１０図Ｂのごとくアドレ
スに応じて、MCU１２から起動をかけるメモリ
ボード１４の順番を変更すれば良い。 次に、アドレス変換とプロテクシヨンチエツク
につて詳細に説明する。 第１１図は、第９図のアドレス変換装置７５を
中心として更に詳細に示した構成図であり、第１
２図は，アドレス変換の動作フローを示したもの
である。 仮想アドレスから物理アドレスへの変換テーブ
ル１３０は、そのメモリ容量が大きいので、主メ
モリ１０の一部に置かれている。しかし、メモリ
アクセスが発生するたびに、仮想アドレスを物理
アドレスに変換するために、主メモリ１０をアク
セスしていてはオーバーヘツドが大きくなるた
め、最近アクセスしたアドレス変換情報を格納し
ておくTLB１１０がMCU１２に設けられてい
る。 TLB１１０には、アドレス変換テーブル１３
０の内、最近使用されたページの内容が格納され
ており、高速にアドレス変換が行なえるようにな
つている。TLB１１０における各ページの内容
は、有効ビツト（Ｖ）１１１、コネクトＣビツト
１１２、仮想アドレスの一部（VPA）１１３、
物理アドレスの一部（PPA）１１４、実行プロ
テクシヨンビツト（EP）１１５およびストレー
ジキー（SKEY）１１６からなつている。Ｖビツ
ト１１１とＣビツト１１２は、該当ページの現在
の状態を示し、Ｖビツト１１１が「０」の場合
は、TLB１１０の該当ページの内容が有効なデ
ータでない（無効）ことを示す。 Ｖビツト１１１とＣビツト１１２が共に「１」
の場合は、該当ページが、現在主メモリ１０と外
部メモリ２０との間で転送されていること、すな
わち、ページング中であることを示し、Ｖビツト
１１１が「１」で、Ｃビツト１１２が「０」の場
合は、該当ページが主メモリ１０にあり、メモリ
アクセス可能なことを示している。 このように、ページング中である状態を付加し
ているのは、ページングを行つているエリアを
FCP２２からのページングアクセス以外のアク
セスができないようにするためである。 本システムでは、仮想アドレスから物理アドレ
スへのアドレス変換を、MCU１２で、各プロセ
ツサに共通に行なわせているので、FCP２２に
よりページングを行なつているアクセスであつて
も、同じアドレス変換装置７５を経由することに
なり、そのページング中のエリアを他のプロセツ
サがアクセスすることを許可すると、データの破
壊や喪失につながる。従つて、上記した如く、Ｖ
ビツト１１１はＣビツト１１２が共に「１」を示
している場合には、FCP２２からのページング
アクセスのみ許可することにより、上記の不都合
を解決しているのである。 次に仮想アドレスの一部（VPA）１１３は、
TLB１１０でアドレス変換を行う際に、該当す
る仮想アドレス（VA）の変換対がTLB１１０に
登録されているか否かをチエツクするためのもの
であり、また、物理アドレスの一部（PPA）１
１４はTLB１１０に変換対があつた時に、物理
アドレス（PA）を作成するためのものである。 仮想アドレス（VA）は、セグメントアドレス
（SA）１２１、ページアドレス（PA）１２２、
ページ内アドレス（DISP）１２３からなり、上
記の物理アドレスの一部（PPA）１１４は、ペ
ージ内アドレス（DISP）１２３と連なつて物理
アドレス（PA）を作る。 実行プロテクシヨンビツト１１５（EP）は、
データに対し誤まつて命令読出し、実行すること
を防ぐためのものであり、プロテクシヨンチエツ
ク回路７６でこのビツトが「１」のエリアに対し
て命令読出しすると実行プロテクトエラーとな
る。従つて本構成例の様に、JOBP４０で命令キ
ヤツシユ４１とデータキヤツシユ４２が分かれて
いる場合には、命令キヤツシユ４１からのこのエ
リアに対するアクセスは、全て実行プロテクトエ
ラーとなる。 ストレージキー（SKEY）１１６は、ライトプ
ロテクシヨンを行うためのもので、要求元プロセ
ツサから伝送されてきたアクセスキー（AKEY）
と共にプロテクシヨンチエツク回路７６により、
ライトアクセスが許可されるか、禁止されるかを
調べられる、後者の場合はライトプロテクトエラ
ーとなる。 アクゼスキー（AKEY）は、この様にSKEY
１１６との比較によるライトプロテクトエラーの
チエツクに使う他、ECP２２からのページング
アクセスか否かの情報や、命令読出してあるか否
かの情報を含んでおり、これらのプロテクトチエ
ツクにも使用する。 次に、変換過程を、第１２図のフロチヤートを
参照して順次説明する。 メモリアクセスの種類は大きく次の２つに分け
られる。すなわち、 (1) 一般のプロセツサによるメモリアクセス (2) ECP２２によるページング時のメモリアク
セス の２つである。この(1)，(2)のアクセスの区別は、
アクセスキーAKEY上にあり、信号線１４０を
経由してアドレス変換コントローラ１２５に伝え
られる。 まず、一般的な(1)の場合のメモリアクセスのア
ドレス変換やアクセスの許可の判定について説明
する。 あるプロセツサ（JOBP４０又はIOP３０）か
ら出力された仮想アドレスは、共通バス５０を経
由してMCU１２内の共通バス受信用レジスタ７
１内の仮想アドレスレジスタ１２０にセツトされ
る。この仮想アドレスレジスタ１２０にセツトさ
れた仮想アドレスは、セグメントアドレス（SA）
１２１及びページアドレス（PA）１２２の一部
分１２２−２をアドレスとしてまずTLB１１０
をアクセスする。これにより読み出されたTLB
１１０のエントリのＶビツト１１１およびＣビツ
ト１１２は、アドレス変換コントローラ１２５に
伝えられ、そのパターンにより、その後の処理が
次の〜のように３つに分かれる。 これは、第１２図のフローチヤートのステツプ
（F05）に相当している。 Ｖビツト１１１＝０，Ｃビツト１１２＝０の
時 これは、第１２図で、「０，０」と表示したと
ころであり、前述した如く、TLB１１０の該当
ページ（エントリ）は無効であり、主メモリ１０
上の変換テーブル１３０を読み出す（F10）。 この時、すなわち、TLBミス時の詳細な動作
は後述する。 Ｖビツト１１１＝１，Ｃビツト１１２＝１の
時 第１２図で「１，１」の時であるが、この時、
仮想アドレスの一部分１２０−１とTLB１１０
の仮想アドレスの一部分VPA１１３をコンパレ
ータ１２４で比較した結果、一致し、TLBヒツ
ト信号１４１が出力されていれば（F205）、該当
ページは現在ページング中であることを示してい
るので、そのメモリアクセスを禁止し、アドレス
変換コントローラ１２５よりミツシングページフ
オールト信号１４２を出力する（F45）。 TLBヒツト信号１４１が出力されていない時
は、TLBミスであるのでと同様に、主メモリ
１０上の変換テーブル１３０を読み出す（F10）。 Ｖビツト１１１＝１，Ｃビツト１１２＝０の
時 第１２図で、「１，０」の時であるが、まず、
TLBヒツト信号１４１がチエツクされ、（F30）
出力されていない時は、プロテクシヨンチエツク
回路７６からのプロテクトエラー信号１４３をチ
エツクし、エラーが発生していなければ、仮想ア
ドレスレジスタ１２０のページ内アドレス部１２
３とTLB１１０上の物理アドレスの一部１１４
を連結して物理アドレスをセレクタ１２８を介し
アクセスレジスタ７２上に作成し、その物理アド
レスをメモリアドレスバス１５２に送り、主メモ
リ１０をアクセスするためメモリコントローラ７
７よりメモリ起動信号１５１を出力する（F40）。 次に(2)のFCP２２によるページング時のメモ
リアクセスについて説明する。 FCP２２より出力された仮想アドレスは、共
通バス５０を経由してMCU１２内の仮想アドレ
スレジスタ１２０にセツトされる。 この場合も、まずTLB１１０をアクセスし、
アクセスしたTLB１１０のエントリのＶビツト
１１１及びＣビツト１１２のパターンにより、先
程の同様にその後の処理が３つに分かれる。 Ｖビツト１１１＝０，Ｃビツト１１２＝０の
時 主メモリ１０の変換テーブル１３０の読み出し
を行う（F10）。 Ｖビツト１１１＝１，Ｃビツト１１２＝１の
時 この時、TLBヒツト信号１４１がチエツクさ
れる（F30）。TLBヒツトを示していれば、アク
セスレジスタ７２上で作成された物理アドレスで
主メモリ１０をアクセスする（F40）。 TLBヒツト信号が出ていない場合は、メモリ
１０の変換テーブル１３０を読み出す（F10）。 Ｖビツト＝１，Ｃビツト１１２＝０の時 TLBヒツト信号１４１がチエツクされる
（F215）。 TLBヒツト信号１４１が出ている時は、禁止
区域をアクセスしていることになるので、FCP
２２にエラーを知らせる（F220）。 次に、TLBミスの場合の、主メモリ１０上の
変換テーブル１３０を読み出す時の処理を説明す
る。 変換テーブル１３０は、テーブルに必要なメモ
リ容量を減らすため、アドレス変換に必要な情報
を有するページテーブル１３２と、そのページテ
ーブル１３２の先頭アドレスを保持するセグメン
トテーブル１３１から成る。TLBミス時には、
まずセグメントテーブルの先頭アドレスを保持す
るレジスタ１２６（STOR）の内容と、仮想アド
レスレジスタ１２０のセグメントアドレス（SA）
１２１をアダー１２７が加算して物理アドレスを
作り、それでセグメントテーブル１３１の該当す
る位置の内容をリードデータバス１５５上に読み
出して来る。このデータには、ページテーブル１
３２の先頭アドレスが保持されており、この値
と、仮想アドレスレジスタ１２０のページアドレ
ス（PA）１２２をアダー１２７で加算してアド
レスを作り、ページテーブル１３２から変換に必
要な情報を読み出す（F10）。 このページテーブル１３２には、Ｍビツトの
他、TLB１１０内の、Ｖビツト１１１と仮想ア
ドレスの一部１１３（VPA）を除く情報を含ん
でおり、このＭビツトとＣビツトがリードデータ
バス１５５の一部１５５−１を介してアドレス変
換コントローラ１２５に入力され、これらのビツ
トパターンより次の様な処理を取る。 Ｍビツト＝０，Ｃビツト＝０の時 該当ページは主メモリ１０上に無く、外部メモ
リ２０上にあることを示しており、このページの
アクセス要求に対してはミツシングページフオー
ルト信号１４２を出して、該当プロセツサにペー
ジフオールトを知らせる（F45）。 Ｍビツト＝０，Ｃビツト＝１の時 該当ビツトは現在ページング中であることを示
しているので、FCP２２以外のメモリアクセス
に対してはそのメモリアクセスを禁止し、ミツシ
ングページフオールト信号１４２を出す（F45）。
FCP２２からのメモリアクセスの場合は、TLB
１１０に登録してアクセスを行う（F20）。 Ｍビツト＝１，Ｃビツト＝０の時 読み出されたリードデータの一部１５５−２と
仮想アドレスの一部１２０−１、及びＶビツト
「１」がTLB１１０に登録され（F20），Ｖ，Ｃビ
ツトのチエツクルーチンに戻る。 以上述べたように、アドレス変換装置７５は、
各プロセツサからの仮想アドレスによるメモリア
クセスに対し、仮想アドレスから物理アドレスへ
のアドレス変換を集中して実施することが可能で
アドレス変換の制御が単純となる。 また、FCP２２からのアクセスと、他のプロ
セツサからのアクセスとの制御方式を変更するこ
とにより、ページング中のページに対する他のプ
ロセツサからのアクセスを禁止することが可能
で、データの保全が可能となる。 次に、ミツシングページフオールト時の動作に
ついて説明する。 ページフオールト信号を要求元プロセツサが受
取つた時には、その時に実行していたタスクを中
断し、要求したアドレスを含むページを主メモリ
１０にロードするために、FCP２２に起動をか
ける。FCP２２はこの起動を受けて、該当ペー
ジを読み出し、これが完了すると終了割込みを発
生する。この時には必要なページは主メモリ１０
上にロールインされているために、前記中断され
たタスクを再開する。このタスクが中断されてい
る間、当該プロセツサは他のタスクを実行する。 次に命令キヤツシユ４１とデータキヤツシユ４
２について説明する。第１３図は命令キヤツシユ
４１の構成例を示した図である。主メモリ１０か
らコピーして来たデータがキヤツシユデータ部８
１−Ｉ上にあり、そのデータのアドレスがデイレ
クトリイ８２−Ｉと無効化デイレクトリイ８３−
Ｉにあり、またこれらが有効か否かを示す情報が
有効ビツトレジスタ８４−Ｉにある。デイレクト
リイ８２−Ｉと無効化デイレクトリイ８３−Ｉの
内容は同じであり、性能を高めるため分けてあ
る。前者はＩユニツト４３がアクセスしたデータ
がキヤツシユデータ部８１−Ｉにあるか否かのチ
エツクに使用し、後者は他のプロセツサが主メモ
リ１０に書込んだデータがキヤツシユデータ部８
１−Ｉに取込まれている場合に、既にそのデータ
は古くなつているので無効化しなければならない
（これを無効化処理と呼ぶ）が、そのためのチエ
ツクに使用する。 次に、この命令キヤツシユ４１の動作について
説明する。なお、命令キヤツシユ４１はデータキ
ヤツシユ４２とは異なり、ライトアクセスは処理
しない。 第１４図はリードアクセスのキヤツシユミス時
のフロー、第１５図は無効化処理のフローを示し
ている。 (1) リードアクセス（第１４図参照） Ｉユニツト４３から起動信号９１−Ｉが来た
ら、仮想アドレス９２−Ｉの一部、ここではビ
ツト（18−27）でデイレクトリイ８２−Ｉと有
効ビツトレジスタ８４−Ｉの内容を読み出し、
デイレクトリイ８２−Ｉの内容と仮想アドレス
９２−Ｉのビツト（０−17）をコンパレータ１
６０−Ｉで一致チエツクを行い、またその内容
をパリテイチエツカー１６１−Ｉでチエツクす
る。そしてコンパレータ１６０−Ｉが一致を示
し、パリテイエラーが発生してなく、かつ有効
ビツトレジスタ８４−Ｉが有効であることを示
しているならば、ゲート１６９−Ｉを介してキ
ヤツシユヒツト信号１７０−Ｉが命令キヤツシ
ユコントローラ１６２−Ｉに出され、命令キヤ
ツシユコントローラ１６２−Ｉは、仮想アドレ
スのビツト（18−29）でアクセスされたキヤツ
シユデータ部８１−Ｉの内容を、リードデータ
バス９４−Ｉに乗せると共に、Ｉユニツト４３
に対して終了信号９３−Ｉを返す。 キヤツシユミスの場合は、命令キヤツシユコ
ントローラ１６２−Ｉは、起動バス占有要求５
１を出す。 占有要求５１が許可されたら、ゲート８５−
Ｉを開き、起動バス５５に仮想アドレス
（VA）、アクセスの種類（FUNC）、アクセス
キー（AKEY）を転送する。なお、このアク
セスキー（AKEY）には命令読み出しである
ことを付加する。 セツト信号１７２−Ｉにより、仮アドレスの
ビツト（０〜17）をデイレクトリイ８２−Ｉ、
無効化デイレクトリイ８３−Ｉへ書き込み、有
効ビツトレジスタ８４−Ｉをセツトする。本処
理をこの時点で行う理由は後で述べる。 MCU１２からデータバス５６を介して、リ
ードデータ（RD）が、また応答バス５７を介
して終了信号とリターンコード（アクセス中に
発生したエラー及びページフオールトの情報）
（RC）が送られてきたらレジスタ８６−２にラ
ツチする。MCU１２の説明でも述べたように、
最初に送られて来たデータは、Ｉユニツト４３
がアクセスしたデータであるので、リターンコ
ード（RC）が次の(1)〜(3)の状態を示している
時（第１４図Ｂに示す条件(イ)成立時、）は、Ｉ
ユニツト４３に終了信号９３−Ｉとリードデー
タ９４−Ｉとリターンコード９５−Ｉを返す。 (1) No Error（エラーが発生してない時） (2) Page Fault（ページフオールトが発生した
時、） (3) Soft Error（ソフトによるエラー、例えば
プロテクシヨンエラーが発生した時、） また、Hard Error（ハードが原因のエラー）の
場合は、再度主メモリ１０をアクセスすることに
よつて、救える場合が多いので、リトライを行
う。この為、上記の信号を返さないが、リトライ
回数が規定回数を越えた場合、すなわち、リトラ
イオーバーの場合には、エラー報告を行うため
に、上記の信号を返す。そして、主メモリ１０か
ら読み出して来たリードデータをキヤツシユデー
タ部８１−Ｉに書き込む。 ，， MCU１２から送られてくる残りの
リードデータをキヤツシユデータ部８１−Ｉに
書込む。のステージで既にＩユニツト４３に
対しては終了信号９３−Ｉを戻してあるので、
この間、Ｉユニツト４３は別な動作が可能であ
る。の段階ではこれに加えて、〜のステ
ージでエラーやページフオールトが発生したか
をチエツクし、発生してない場合には命令キヤ
ツシユ４１の動作を止める。 エラーやページフオールトが発生している場
合には、のステージでセツトした有効ビツト
レジスタ８４−Ｉに対し、命令キヤツシユコン
トローラ１６２−Ｉより有効ビツトクリア信号
１７１−Ｉを出して、クリアしキヤツシユデー
タ部８１−Ｉの該当データを使用出来ない様に
する。また、のステージでHard Errorを起
こし且つリトライオーバーしてない場合には
（第１４図Ｂに示す条件（ア）成立）、リトライ
を行うためのステージに飛ぶ。 以上がリードアクセスの処理手順であるが、先
程述べた様にキヤツシユ（命令、データキヤツシ
ユ共）では、いわゆる無効化処理が必要となる。
以下、その手順を説明する。 (2) 無効化処理（第１５図参照） 起動バス５５転送中の仮想アドレス（VA）
とアクセスの種類（FUNC）を毎回レジスタ
８７に取込む。 上記仮想アドレスのビツト（18−27）で、無
効化デイレクトリイ８３−Ｉの内容を読出し、
無効化する必要があるか否かを無効化判定回路
１６５−Ｉでチエツクすると共に、そのアドレ
スのビツト（18−27）をレジスタ８８−Ｉにセ
ツトする。 そして無効化が必要な場合は、レジスタ８８
−Ｉのアドレスで該当の有効ビツト８４−Ｉを
クリアする。このため無効化判定回路１６５−
Ｉから有効ビツトクリア信号１７１−Ｉを出
す。 次に、無効化が必要な場合を詳細に説明する。
まず、無効化は、起動バス５５から取込んだアク
セスの種類（FUNC）がライトアクセスを示し、
それが他からのものである時行う。そして、次に
示す条件のいずれかを満たした時に無効化を行
う。 (a) レジスタ８７−Ｉのアドレスのビツト（18
−27）で無効果デイレクトリイ８３−Ｉを読
出し、その内容とアドレスのビツト（０−
17）をコンパレータ１６３−Ｉで比較し、一
致した時。 (b) 無効化デイレクトリイ８３−Ｉを読出した
際に、パリテイチエツカ１６４−Ｉでパリテ
イエラーが検出された時。 (c) 無効化デイレクトリイ８３−ＩをJOBP４
内で使用している時（にチエツクが出来な
いため）。 以上無効化処理について述べたが、次に(1)のリ
ードアクセスのステージでデイレクトリイ８２
−Ｉ、無効化デイレクトリイ８３−Ｉへアドレス
を書込み、有効ビツトレジスタ８４−Ｉをセツト
しなければならない理由を明らかにする。 第１６図はリードアクセスがキヤツシユミスに
なり、主メモリ１０をリードに行く場合と、主メ
モリ１０に対して他からライトアクセスが行われ
た場合のキヤツシユの無効化処理が競合した時
に、各部分がどの様に使用されるかをタイムチヤ
ートで示している。無効化処理については斜線で
示してあり、そさぞれタイムスロツト１と３で起
動バス５５、データバス５６を転送中のライトア
クセスに対して、タイムスロツト２と４で無効化
デイレクトリイ８３−Ｉのチエツクを行い、タイ
ムスロツト３と５の前半で有効ビツトレジスタ８
４−Ｉをクリアし無効化している。一方、キヤツ
シユミスとなつたリードアクセスは、タイムスロ
ツト２で起動バス５５にアドレスを転送している
ので、主メモリ１０へのアクセスの順番として
は、タイムスロツト１で起動バス５５を転送中の
ライトアクセスより後で、タイムスロツト３で起
動バス５５を転送中のライトアクセスより前とな
る。従つて、キヤツシユと主メモリ１０のデータ
の一致を保つためには、ライトアクセスが無効化
デイレクトリイ８３−Ｉをチエツクするタイムス
ロツト２と４の間で、キヤツシユミスを起こした
リードアクセスのアドレスを無効化デイレクトリ
イ８３−Ｉに書込まなければならないし、またチ
エツクの結果、有効ビツトレジスタ８４−Ｉを無
効化するタイムスロツト３と５の間で、有効ビツ
トレジスタ８４−Ｉをセツトする必要がある。こ
れらの制御が必要な理由は、主メモリ１０の複数
のメモリアクセスを同時に処理しているからであ
る。 なお本構成例では、アドレス情報を２ケ所、す
なわちデイレクトリイ８２−Ｉと無効化デイレク
トリイ８３−Ｉに持つているため、無効化デイレ
クトリイ８３−Ｉの方しか上記の制約を受けない
が、デイレクトリイを１ケ所に持つ場合は、当然
上記の制約を受ける。 次にデータキヤツシユ４２について説明する。
第１７図はデータキヤツシユ４２の構成例を示し
た図であり、無効化処理の回路１８０−Ｄは命令
キヤツシユ４１と同じであるため省略してある。
尚第１３図と第１７図で、サフイツクスが違うだ
けのものは相当物である。第１３図の命令キヤツ
シユではサフイツクスにＩ、第１７図のデータキ
ヤツシユではサフイツクスにＤを使用している。
命令キヤツシユ４１との大きな違いは、ライトア
クセスをサポートしなければならない点であり、
このライトアクセス時間を短縮するために共通バ
ス送出用のバツフア８９−Ｄを設け、ライト時に
は仮想アドレス９２−Ｄ、ライトデータ９５−
Ｄ、制御情報９６−Ｄをこのバツフア８９−Ｄに
セツトしただけで、終了信号９３−ＤをＥユニツ
ト４４に返し、Ｅユニツト４４が次の処理を出来
る様に制御している。 次に、このデータキヤツシユ４２の動作につい
て説明する。但し、リードアクセスの処理は命令
キヤツシユ４１と同じであるので省略する。 (3) ライトアクセス（第１８図参照） Ｅユニツト４４から起動信号９１−Ｄが来た
ら、仮想アドレス９２−Ｄ、ライトデータ９５
−Ｄ、制御情報９６−Ｄ（アクセスの種類、ア
クセスキー等）を共通バス送出用バツフア８９
−Ｄにセツトし、Ｅユニツト４４に対して終了
信号９３−Ｄを返す。この際、デイレクトリイ
８２−Ｄと有効ビツトレジスタ８４−Ｄをチエ
ツクしキヤツシユヒツト（信号１７０−Ｄが出
てる）ならば、キヤツシユデータ部８１の仮想
アドレスのビツト（18−27）で示される位置に
データを書込む。 データキヤツシユコントローラ１６２−Ｄよ
り起動バス占有要求５１、データバス占有要求
５２を出す。 両方の占有要求が許可されたら、ゲート８５
−Ｄを開き起動バス５５に仮想アドレス
（VA）、アクセスの種類（FUNC）、アクセク
キー（AKEY）を転送し、データバス５６に
はライトデータを転送する。 MCU１２から応答バス５７を通して終了信
号とリターンコードが送られてきたらレジスタ
８６−Ｄにラツチする。そしてリターンコード
をチエツクし、エラーやページフオールトを起
こしてない時には共通バス送出用バツフア８９
−Ｄからそのアクセスを取り除き、処理を終了
する。一方、第１４図Ｂに示した（ア）の条
件、すなわちHard Errorが発生しかつリトラ
イオーバしてない時には、リトライを行うため
のステージに飛ぶ。 上記以外の場合には、共通バス送出用バツフ
ア８９−Ｄのアドレスで有効ビツトレジスタ２
４−Ｄをクリアすると共に、Ｅユニツト４４に
対してエラー、ページフオールトの発生を報告
する。有効ビツトレジスタ８４−Ｄをクリアす
る理由は、例えばプロテクシヨンエラーの場合
は、書込んではならないキヤツシユデータ部８
１−Ｄのデータに対して、既にのステージで
書込みを行つているためである。 尚データキヤツシユ４２から主メモリ１０にラ
イト起動したアドレスも起動バス５５からデータ
キヤツシユのレジスタ８７−Ｄ（無効化処理の回
路１８０−Ｄに含まれている）にセツトされる
が、それに対しては、自分自身が出したものであ
るからデータキヤツシユコントローラ１６２−Ｄ
より無効化処理の回路１８０−Ｄに対して信号１
７３−Ｄを送り無効化を行なわない様に制御す
る。命令キヤツシユ４１はライトアクセスは行な
わないので、この信号１７３−Ｄに相当するもの
はない。 以上詳細に説明したように、本発明によれば、
高スループツトのアドレス変換装置を有するメモ
リコントローラを提供でき、これによりアドレス
変換装置を共有するマルチプロセツサ構成のボト
ルネツクを解消したデータ処理装置が提供でき
る。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理装置の
全体構成を示した図、第２図は第１図の共通バス
の構成例を示した図、第３図はアクセスごとに共
通バスのどの部分を使用するかを示した図、第４
図は共通バスの使用例を示す図、第５図は共通バ
スの占有制御の様子を示した図、第６図はインタ
ロツク信号が出ている時の共通バスの占有制御の
様子を示した図、第７図は占有制御回路の構成例
を示した図、第８図Ａ〜ＣはMCUでの処理フロ
ーの例及びMCUで複数のアクセスをオーバラツ
プさせて処理していることを示した図、第９図は
MCUの構成例を示した図、第１０図Ａ，Ｂはメ
モリボードの構成例及び16Byteリード時のデー
タ返送の順番を示した図、第１１図はTLBによ
るあ度指す変換装置を示した図、第１２図はアド
レス変換のフローを示した図、第１３図は命令キ
ヤツシユの構成例を示した図、第１４図はキヤツ
シユへのリードアクセス時の処理フローの説明
図、第１５図はキヤツシユ無効化の処理フローの
説明図、第１６図はキヤツシユ各部分の使用タイ
ミング例を示した図、第１７図はデータキヤツシ
ユの構成例を示した図、第１８図はライトアクセ
スの処理フローの説明図である。 １０……主記憶装置、１２……メモリアクセス
コントローラ、５０……共通バス、７５……アド
レス変換装置。

Claims (1)

1. 【特許請求の範囲】 １ 複数のプロセツサに共通に使用されるアドレ
   ス変換装置を主記憶装置に接続されたメモリコン
   トローラに設けた仮想記憶方式のデータ処理装置
   において、上記メモリコントローラは、各プロセ
   ツサから転送された仮想アドレスをラツチする第
   １のレジスタと、アドレス変換された物理アドレ
   スをセツトする第２のレジスタを有し、上記第１
   のレジスタに仮想アドレスをラツチするステージ
   と、第１のレジスタの内容をアドレス変換して第
   ２のレジスタにセツトするステージと、第２のレ
   ジスタの内容をアドレスとして主記憶装置に起動
   をかけるステージに分割し、上記３つのステージ
   を並列にパイプライン処理によつて処理すること
   を特徴とするデータ処理装置。 ２ 複数のプロセツサとメモリコントローラは共
   通バスで接続され、上記各プロセツサは上記主記
   憶装置に対してメモリアクセスを行う場合、上記
   仮想アドレスを転送するサイクルと、読み出した
   データを受け取るサイクルのみ上記共通バスを使
   用するようにした特許請求の範囲第１項記載のデ
   ータ処理装置。