JPS6113261B2

JPS6113261B2 -

Info

Publication number: JPS6113261B2
Application number: JP56156193A
Authority: JP
Inventors: Tadaaki Bando; Yasushi Fukunaga; Yoshinari Hiraoka; Hidekazu Matsumoto; Toshuki Ide; Takeshi Kato; Tetsuya Kawakami
Original assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Engineering Co Ltd; Hitachi Ltd
Priority date: 1981-10-02
Filing date: 1981-10-02
Publication date: 1986-04-12
Also published as: JPS5858666A

Description

【発明の詳細な説明】

本発明は複数のプロセツサが１つの主記憶装置
（以下主メモリと略称する）を共用するデータ処
理装置に関する。ここで、複数のプロセツサのうち、少なくとも
１つは、命令を実行するために仮想アドレスでメ
モリアクセスを行うプロセツサであり、ここで
は、このプロセツサをジヨブプロセツサと称して
いる。また、少なくとも１つは、補助記憶装置とも称
される外部記憶装置（以下外部メモリと略称す
る）との入出力を行うために、仮想アドレスでメ
モリアクセスを行うプロセツサであり、ここで
は、このプロセツサをフアイルプロセツサと称し
ている。また、ジヨブプロセツサには、仮想アドレスで
メモリアクセスされるキヤツシユメモリが設けら
れている。更に、本発明におけるデータ処理装置は、各プ
ロセツサから共通に使用され、仮想アドレスを物
理アドレスに変換するアドレス変換装置を有する
ものである。本発明は、このようなデータ処理装置におい
て、フアイルプロセツサが主メモリの内容を書き
換え（ページのロールイン、ロールアウト）時
に、アドレス変換テーブルを更新するために生ず
る問題、即ち、キヤツシユメモリが主メモリのコ
ピーであるという従来の考え方がくずれることか
ら生ずる問題を解決するようにしたデータ処理装
置に関する。まず、本発明の背景を詳細に説明する。１つの主メモリを複数のプロセツサが共用する
データ処理装置は、一般にマルチプロセツサシス
テムと称されている。従来のマルチプロセツサシステムでは、一般
に、シングルコンピユータのコスト／パーフオー
マンスを圧迫しない形で、マルチシステム構成を
可能としてきた。そのため、プロセツサ台数が、
２台程度では、最高な構成であつたが、プロセツ
サ台数が更に増加すると、相互の干渉が大きくな
り、ハードウエア構成が大きくなりすぎるという
問題があつた。マルチプロセツサシステムにおいて、解決しな
ければならない問題の１つに仮想記憶方式があ
る。仮想記憶方式は、良く知られているが、これ
は、主メモリと外部メモリとを見掛け上、一体の
ものとみなし、プロセツサから要求された情報が
主メモリ内になく、外部メモリにある場合には、
主メモリの比較的使われていない一部分の情報を
外部メモリに転送し、要求された情報を外部メモ
リから主メモリへ転送するのを自動的にシステム
が行うものである。主メモリの情報を外部メモリに転送することを
ロールアウト、逆に、外部メモリの情報を主メモ
リへ転送することをロールインと称している。このような、ロールイン、ロールアウトの制御
を実施する為、一般には、主メモリと外部メモリ
とは、それぞれページと称される１つの単位に分
割されて使用されている。各ページに対応して、そのページが現在主メモ
リ上にあるかどうか、またある場合は、それに対
応する主メモリの物理アドレス（実アドレスとも
称されている）がいくらであるかの情報が、変換
テーブル上に置かれている。プロセツサからのメモリアクセス時のアドレス
は、仮想アドレスで与えられ、その上位アドレス
部で変換テーブルが索引され、物理アドレスへの
変換が行なわれる。このような、変換テーブルは、仮想アドレスの
ページ数分だけ必要となり、必要なメモリ容量が
大きくなり、そのため、容量の削減を図ろうとし
て変換テーブルをセグメントテーブルと、ページ
テーブルのような２レベルのアドレス変換を実施
するものが多い。変換テーブルは、上記したように、メモリ容量
を多く必要とするので、一般には、主メモリ上に
置かれている。そのため、プロセツサからのメモ
リアクセスがある毎に、主メモリの変換テーブル
をチエツクしていたのでは、１つのメモリアクセ
ス要求に対して必ず３回以上のメモリアクセスが
発生し、オーバーヘツドが無視できない。そこで、仮想記憶方式をとるプロセツサには、
TLBと称される高速バツフアを設けているもの
が多く、この高速バツフアには最近使用された仮
想アドレスに対応した物理アドレスが記憶されて
いる。これによれば、プロセツサからのメモリアクセ
スが発生すると、まず、TLBの中に、対応する
アドレスがないかどうかがチエツクされ、存在す
る場合には、アドレス変換のための、変換テーブ
ルのメモリアクセスが必要でなく、アドレス変換
のオーバーヘツドは少なくてアクセス可能とな
る。このような、TLBを含んだアドレス変換装
置は、従来は、プロセツサ毎におかれ、プロセツ
サ内の制御装置の手助けを借りて仮想制御方式を
実現していた。一方、性能を上げるためには、キヤツシユメモ
リと呼ばれる高速メモリを各プロセツサに設ける
ことが一般的になつている。このキヤツシユメモ
リは、主メモリの一部の写しで、通常、主メモリ
よりも５〜10倍高速なものとして設計されてい
る。プロセツサからのメモリアクセスは、まずキヤ
ツシユに該当するものがあるか否かのチエツクを
行い、あれば、その内容を返送し、なければ主メ
モリをアクセスすることになる。ところで、仮想記憶方式で、キヤツシユメモリ
を有する場合には、従来、プロセツサから見て
TLB、キヤツシユメモリ、主メモリの順で接続
されていた。これは、キヤツシユメモリは、実記
憶である主メモリの写しであるという考え方に基
づくもので、キヤツシユメモリのアクセスは、物
理アドレスに変換してから行なわなければならな
かつた。このような、従来方式には、次のような問題点
がある。第１の問題点は、実効的なメモリアクセス時間
が長くなることである。この理由は、プロセツサからキヤツシユメモリ
をアクセスする場合に、必ずTLBを通らなけれ
ばならないからである。すなわち、プロセツサか
らの仮想アドレスを、TLBにより物理アドレス
に変換してからキヤツシユメモリをアクセスする
ことになるからである。第２の問題点は、TLBが全プロセツサに必要
なため、プロセツサの数が増えた場合、それにつ
れてハードウエア物量が大きくなるばかりでな
く、TLBのずれを修正しなければならず、これ
が複雑になつていることである。 TLBのずれの修正は、あるプロセツサが、ペ
ージをスワツプした時に、変換システム、TLB
のエントリーを更新するが、当該プロセツサのみ
でなく、他のプロセツサにもその旨を連絡して、
該当部分をクリヤしなければならない。これは、一般にTLB Purge（Translation
Lookaside Buffer Purge）と称され、マルチプ
ロセツサを構成する場合の１つの重要なポイント
となつている。第３の問題点は、一般のジヨブプロセツサはメ
モリをアクセスする場合、仮想アドレスを用いる
が、入出力プロセツサは、TLBを持たないた
め、物理アドレスでアクセスすることから生ずる
もので、両者で、アドレスの受け渡しをする際に
変換が必要となるためにオーバーヘツドが増加す
ることである。第４の問題点は、第２の問題点と類似している
が、マルチプロセツサでなくても、高度なパイプ
ライン制御をするプロセツサでは命令をアクセス
するユニツトとオペランドをアクセスするユニツ
トは別々で、各々にキヤツシユメモリを持ち、高
速化を図ることが行なわれるが、この際にも、従
来方式では、TLBを各ユニツトに持たなければ
ならなくなり、ハードウエア量が増大するという
ことである。このような問題点を解決するために、キヤツシ
ユメモリを仮想アドレスでアクセスし、ビツトし
ない場合のみアドレス変換を行うたり方が、特開
昭49−53339号公報の中に示されている。これに
よればキヤツシユメモリをアクセスする場合に毎
回アドレス変換を行う必要がなくなつて、高速化
を図ることが可能となる。しかしながら、この公報には、本方式は次の欠
点があるために、採用できないことを指摘してい
る。それは、 (1) ２つの異なつた仮想アドレスが同一の物理ア
ドレスを参照する場合、うまくゆかない。これ
はある仮想アドレスの内容を書き変えた時に同
一の物理アドレスを示す別の仮想アドレスで指
定されるキヤツシユメモリの内容が書き変つて
いなければならないためである。 (2) ページあるいはセグメントテーブルの内容を
書き変える場合に、キヤツシユの無効化をする
ためのスキヤンが必要である。 (3) ストレージキーは物理アドレスに対応してい
るために、プロテクシヨンチエツクが不可能と
なる。の３点である。特開昭56−38649号公報にも、同様に、キヤツ
シユメモリを仮想アドレスでアクセスする方法が
示されているが、上記の問題点の解決法は触れら
れていない。また、特開昭55−142476号公報には、アドレス
変換装置を複数のプロセツサで共有する方式が示
されている。これによれば、複数のプロセツサで
共有するために、マルチプロセツサ構成時に、経
済性を実現できるというものであるが、ここに
は、キヤツシユメモリは示されていない。本発明は、複数のプロセツサがあり、その中の
少なくともひとつのプロセツサが、仮想アドレス
でアクセスするキヤツシユメモリを持ち、アドレ
ス変換装置は全プロセツサで共有する構成に適用
されるものである。このような構成の目的は、アドレス変換装置に
要するハード量を削減した上で、実効メモリアク
セス時間の短縮がはかることにある。他の目的は、TBL間の一致化制御のような複
雑な処理が不要な方式を提供することである。他の目的は、入出力プロセツサなどからも仮想
アドレスでメモリをアクセスできる方式を提供
し、アドレスの一元管理を目指するものである。他の目的は、パイプライン制御を行う複数のユ
ニツトから成る計算機において、高速かつ経済的
な、メモリ制御方式を実現することである。しかしながらこの方式の最大の問題点は、特開
昭49−53339にも指摘されているように、主メモ
リのページあるいはセグメントテーブルを書換え
た場合に、キヤツシユメモリには、これが伝わら
ず、キヤツシユメモリの内容が主メモリの状態を
正しく反映しなくなることである。本発明の目的は、この問題点を解決したデータ
処理装置を提供することである。次に、前述した特開昭49−53339号公報に指摘
されている問題点について、本発明でどう解決し
ているかの考え方を説明する。まず第１の問題である２つの仮想アドレスが同
一の物理アドレスを示すことができないというこ
とであるが、このようなニーズは多重仮想記憶の
場合に必要であるが、多重仮想記憶が必要となる
第１の要因は、アドレスを指定するビツト長が24
ビツト程度と小さく仮想空間が2²⁴＝16Mega程度
でサイズが不十分である場合に必要となつたもの
で、2³²＝4Giga，2⁴⁸＝256Teraもの大きな仮想空
間をサポートできれば、多重仮想記憶のニーズは
少ない。また共面のサブルーチンや、データを異
なる仮想アドレスでアクセスすることは、エリヤ
管理も複雑となるために、良い方法とは言えな
い。従つて、全てのプログラム、データはユニー
クなアドレスを割付けられる単一仮想記憶の場合
は、これは問題点とはならない。次に第２の問題は、キヤツシユを仮想アドレス
でアクセスする場合の本質的なことであるが、こ
れを少し詳細に説明する。アドレス変換テーブル
を更新するのは、(i)あるプログラム実行中にミツ
シングページフオールトが発生し、必要なページ
をロールインする場合、あるいは、空エリヤを作
るためにあるページをロールアウトする場合と、
(ii)プログラムを生成して、ある仮想アドレスに割
付ける、あるいは削除する場合である。このよう
な場合に、キヤツシユメモリには、既にロールア
ウトして主メモリにはないデータが残つていた
り、新しいプログラムが生成されたのに、以前の
プログラムがキヤツシユメモリに残つていたりす
ることになる。これに対して、キヤツシユには、
既にロールアウトされた情報が残つているという
点は、キヤツシユメモリは、外部メモリも加えた
空間でのキヤツシと考えれば良く、既にロールア
ウトされた情報を読出せても不都合は生じない。逆に主メモリのサイズが、キヤツシユの容量分
だけ増える訳で、本方式の利点と言うこともでき
る。主メモリに書込もうとした時には、ストアス
ルー方式のキヤツシユメモリでは、書込毎に毎回
キヤツシユと主メモリの両方を更新するために、
毎回アドレス変換装置を通り、ここで該ページが
主メモリ上にあるか否かチエツクされる。従つて
ロールアウトされたページを使いながら実行して
いるプログラムは、読出しで、キヤツシユがヒツ
トしている限り続行し、キヤツシユミスか、ある
いは、主メモリ書込が起つた時に、ページフオー
ルトが発生することになる。ここでアドレス変換
装置に於けるチエツクとは、ページの状態には(a)
主メモリ上に存在する、(b)ページング中、(c)主メ
モリ上に存在しないの３つの状態があり、一般の
プロセツサは、(a)の時のみアクセスが可能で、外
部メモリとの転送を行うフアイルプロセツサは(b)
の時にもアクセスが可能であり、この規則に合つ
ているか否かのチエツクである。ページフオールトが発生した場合には、キヤツ
シユメモリ内の該当するブロツクは無効化される
ため、以後はキヤツシユでヒツトしない。尚、リ
ードアクセス時にページフオールトが発生した場
合には、該ブロツクをキヤツシユに書込まないよ
うに制御する。次に、今まで実行していたプログラムが完了し
て、同一の仮想アドレスに新たにプログラムが生
成される場合には、外部メモリから転送されるの
が普通であるが、この場合、外部メモリからの転
送中に、キヤツシユを無効化する手段を設けるこ
とによつて解決される。具体的には、外部メモリ
からの主メモリへの転送は、仮想アドレスで行
い、このアドレスをキヤツシユメモリは監視して
おいて、もしもキヤツシユメモリ内に該当するブ
ロツクがあれば無効化を行うものである。次に第３のプロテクトの問題であるが、プロテ
クトは、物理アドレスよりも、仮想アドレスの方
が、プログラム毎にユニークなストレージキイを
割当てることが可能であり、良い方法であると考
えられる。但し書込みは、必ずアドレス変換装置
を通るために書込みプロテクトは必ずチエツクさ
れる。書込みプロテクトエラーが検出された時に
は、キヤツシユメモリの対応するブロツクは無効
化され、キヤツシユメモリに書込んだデータが使
用されないようにする。実行プロテクトは、メモ
リの読出しのために、キヤツシユ内に該当するも
のがあれば、ここで返送しアドレス変換装置を経
由しないために工夫が必要である。本発明では、
キヤツシユメモリを命令キヤツシユとデータキヤ
ツシユに分離した例を示しているが、この例で
は、実行プロテクトエラーが発生した場合にはキ
ヤツシユメモリに入れないように制御している。以上で、本発明の、従来問題点とされていた項
目に対する解決法が理解できたと思われるが、本
発明はマルチプロセツサに於ける問題点をも同様
な方法で解決している。従来のマルチプロセツサ
構成で、アドレス変換テーブルを書き換えた場合
には、他のプロセツサに対して指令を送つて他の
プロセツサが所有するTLBの無効化（TLB
Purge）を行つていた。これによつて、以前のプ
ログラムがキヤツシユメモリに残つていても
TLBを無効化することによつて、該当するキヤ
ツシユメモリは使用しないようにできたわけであ
る。本発明が適用されるマルチプロセツサに於て
は、あるプロセツサがアドレス変換テーブルを書
換えた時に他のプロセツサのキヤツシユメモリ
が、主メモリと一致しなくなる点が問題である
が、前述のように、外部メモリからの転送を仮想
アドレスで行い、キヤツシユメモリでは、この仮
想アドレスを監視しておいて、該当するブロツク
がキヤツシユメモリ内にあれば、無効化を行うこ
とによつて解決している。以下、本発明の一実施例を図面を参照して詳細
に説明する。第１図は本発明が適用されるデータ処理装置の
全体構成の一例を示す図である。第１図において、１０はプログラムおよびデー
タを格納する主メモリで、メモリバス１１、メモ
リコントローラ（MCU）１２を介して共通バス
５０に接続されている。２０は、主メモリ１０に格納されるべきプログ
ラムおよびデータを格納する外部メモリで、外部
メモリバス２１、フアイルプロセツサ（FCP）
２２を介して共通バス５０に接続されている。３
０は入出力プロセツサ（IOP）であり、図示しな
い各種入出力装置とのデータ転送の制御を行う。４０はジヨブプロセツサ（JOBP）であり、こ
こでは１つだけを示しているが、プログラム（命
令）の実行を行う。ジヨブプロセツサ４０は、命令キヤツシユ４
１、データキヤツシユ４２、Ｉユニツト４３およ
びＥユニツトにより構成され、命令キヤツシユ４
１とＩユニツト４３はバス４５で接続され、デー
タキヤツシユ４２とＥユニツト４４はバス４６で
接続され、Ｉユニツト４３とＥユニツト４４はバ
ス４７で接続されている。このように、フアイルプロセツサ２２、入出力
プロセツサ３０およびジヨブプロセツサ４０は、
いずれも共通バス５０に接続され、メモリコント
ローラ１２を介して主メモリ１０をアクセス可能
になつている。ジヨブプロセツサ４は、Ｉユニツト４３とＥユ
ニツト４４でパイプライン処理をするもので、前
記の如くそれぞれのユニツトに対して命令キヤツ
シユ４１とデータキヤツシユ４４を有する。尚プログラム（命令）が扱うデータはオペラン
ドとも呼ばれ、このデータキヤツシユのことをオ
ペランドキヤツシユと呼ぶ場合がある。次に実行すべき命令語をＩユニツト４３がアク
セスする場合、まず、命令キヤツシユ４１上にそ
の命令語が存在するか否かチエツクされ、存在す
る場合には、そのデータが命令語としてバス４５
を介してＩユニツト４３へ送られる。存在しない
場合は、命令語の仮想アドレスを共通バス５０を
介してメモリコントローラ１２へ送出する。メモリコントローラ１２では、仮想アドレスを
物理アドレスに変換してメモリバス１１を介して
主メモリ１０をアクセスする。得られたデータ
（命令）は、共通バス５０を介して、命令キヤツ
シユ４１へ送られ、さらにバス４５を介してＩユ
ニツト４３へ送られ、Ｉユニツト４３で処理され
ると同時に、命令キヤツシユ４１へ貯わえられ
る。Ｉユニツト４３では、この得られた命令を解読
し、Ｅユニツト４４に対して「何を為すべきか」
を指示する。Ｅユニツト４４は、この指令に基づ
き、必要なデータを内部のレジスタやデータキヤ
ツシユ４２から（データキヤツシユ４２上にない
場合は、命令キヤツシユと同様に主メモリ１０か
ら）集め、演算処理し、その結果を内部のレジス
タか主メモリ１０に格納する。後者の主メモリ１
０に結果を格納する際には、該当する位置のデー
タが既にデータキヤツシユ４２内に取込まれてい
るならば、そのデータも更新する。次に共通バス５０の構成例について説明する。
共通バス５０は第２図に示す様に、実際に情報を
転送するのに使用される起動バス５５、データバ
ス５６、応答バス５７と、これらのバス５５〜５
７をそれぞれどのプロセツサあるいはメモリコン
トローラが使用するかを決めるのに必要な起動バ
ス占有要求線５１、データバス占有要求線５２、
応答バス占有要求線５３とインタロツク信号線５
４を含んでおり、時分割で使用される。各バス５５〜５７の情報の中味は次の通りであ
る。 (1) 起動バス５５ (a) アドレス (b) アクセスの種類（例えばリードアクセスで
あるか／ライトアクセスであるか、また何バ
イトアクセスするか、等） (c) アクセスキー（MCU１２で行うプロテク
シヨンチエツクに使用する。） (2) データバス５６ (a) ライトデータ (b) リードデータ (3) 応答バス５７ (a) 終了信号 (b) リターンコード（アクセス中に、発生した
エラー及びページフオールトの情報）などである。これらのバス５５〜５７が、どの様に使用され
るかを第３図で示す。この図で示される様に、 (i) ａのリード要求とｂのリード応答 (ii) ａのリード要求とｄのライト応答 (iii) ｃのライト要求とｄのライト応答の３つの組み合せの転送が、同一のタイムスロツ
トで同時に可能となる。次にバス５５〜５７の使用の様子を第４図で示
す。この図では、タイムスロツト０でJOBP４０
がMCU１２にメモリリード起動をかけ、それに
対するリードデータがタイムスロツトＮとＮ＋１
で返されて来ており、またタイムスロツト１で
IOP３０がMCU１２にメモリライト起動をか
け、それに対する応答がタイムスロツトＮ＋２で
返されている。この様に共通バス５０では、起動
と応答を分離した、いわゆるスプリツト転送を行
う。また、主メモリ１０は複数のメモリアクセス
を処理出来る構成となつている。以上、述べてきたバス５５〜５７の転送を行う
に当つて、その前に占有制御を行う必要がある。
これは転送を希望するプロセツサやメモリコント
ローラが、転送の１タイムスロツト前に、転送に
使用するバスに対する占有要求５１〜５３を出
し、これに対して優先順位を付けて転送を許可す
ることによつて行う。この優先順位の付け方は、
色々な方法が考えられるが、ここではその詳細に
ついては省略する。ただし、応答による占有要求
は、起動による占有要求より優先レベルを上げ
る。というのは、起動による占有要求によつて応
答が返せない事態になると、メモリコントローラ
上で起動の処理が詰まつてしまい、デツドロツク
状態となるからである。例えば、本実施例の場
合、第３図に示すｂのデータリード応答と、ｃの
データライト起動による占有要求が競合した場合
には前者が優先される。以上の占有制御の様子を簡略化して第５図に示
している。タイムスロツト０ではJOBP４０と
IOP３０がリード起動をしようとして、各々が起
動バス占有要求５１を出している。この内、
JOBP４０の方がIOP３０より優先レベルが高い
ものとすると、タイムスロツト１でJOBP４０は
起動バス５５を使用してリードの起動を行い、同
時に占有要求を止める。一方、IOP３０は占有が
許可されなかつたので、タイムスロツト１でも起
動バス占有要求５１を出したままとする。このス
ロツト１では、JOBP４０からの占有要求がなく
なるので、タイムスロツト２でIOP３０はリード
起動が可能となる。この様なシステムにおいて各プロセツサが、他
のプロセツサからのアクセスを排除して、すなわ
ちインタロツクして主メモリ１０をアクセスする
場合には、起動バス５５を他のプロセツサに使用
させない様にする。というのは、起動バス５５を
占有することで、他のプロセツサから今後発生す
る起動を排除し、また既に主メモリ１０内で処理
中のメモリ起動に対しては、データバス５６、応
答バス５７を使用して応答を返すことを可能にす
るためである。もし、これらの応答が返せない
と、メモリコントローラ１２上で起動の処理が詰
まつてしまい、デツドロツク状態になつてしまう
からである。次に、この起動バス５５の占有方法の一例を説
明する。メモリコントローラ１２をインタロツク
してアクセスしようとするプロセツサは、第６図
に示す様に起動バス占有要求５１が受付けられ、
起動バス５５に情報を転送するタイムスロツト
で、起動バス５５を占有していることを示すイン
タロツク信号５４を出す。そして、この信号によ
り他のプロセツサからの起動バス占有要求５１が
受付けられない様に制御する。これは例えば第７
図の回路によつて実現される。この図では、各占
有要求５１〜５３の優先判定回路６１は各プロセ
ツサごとに分散して持ち、インタロツク信号線５
４はオープン・コレクタの信号線としている。ま
ず、インタロツクの信号５４が出てない場合は、
各占有要求５１〜５３を優先判定回路６１でチエ
ツクし、自分の出した起動バス占有要求５１の優
先度が一番高い場合には、アンドゲート６２、オ
アゲート６３を通して起動バス５５の占有許可信
号６４が出る。従つて、このプロセツサは次のタ
イムスロツトで、起動バス５５に対して情報の転
送が可能である。また、この際プロセツサからイ
ンタロツク要求信号６５が出されていると、アン
ドゲート６８を介してＪ−Ｋフリツプフロツプ６
６がセツトされ、インタロツク信号５４が出力さ
れる。このインタロツク信号５４は、インタロツ
ク解除信号６７が出されるまで出力されており、
この間このプロセツサは起動バス５５を占有した
ままとなる。次に、他のプロセツサからインタロ
ツク信号５４が出されている場合には、アンドゲ
ート６２で優先判定回路６１の出力が禁止される
ので、起動バス占有許可信号６４が出ないため、
起動バス５５が使用できず、従つてメモリ起動も
出来ない。次にMCU１２について説明する。 MCU１２は、通常のメモリアクセスの処理の
他、仮想アドレスから物理アドレスへのアドレス
交換や、プロテクシヨンのチエツクを行う。また、各プロセツサ間で共通に使用され、高い
スループツトが要求されるため、リード処理とラ
イト処理は、第８図Ａ，Ｂに示すように、いくつ
かのステージ〜又は′〜′に分かれてお
り、複数個のアクセスを第８図Ｃに示すようにオ
ーバラツプさせて処理出来るようになつている。第９図は、MCU１２の構成の一例を示したも
のであるが、第８図Ａ，Ｂに示した各処理ステー
ジでは次のような動作を行う。 (A)：リード処理ステージの動作共通バス５０からリード起動受信起動バス５５上の仮想アドレス（VA）、アク
セスの種類（FUN）、アクセスキー
（AKEY）を共通バス受信用レジスタ７１に
取込む。アドレス変換とプロテクシヨンチエツクアドレス変換装置７５より、仮想アドレス
（VA）で示されるページが、主メモリ１０に
あるか否かの判定を行い、ある場合には物理
アドレス（PA）に変換する。ない場合は、
いわゆるページフオールトとなる。また、この時プロテクシヨンチエツク回路
７６で、そのアクセスが許可されているもの
か否かの判定を行う。このアドレス変換装置７５とプロテクシヨ
ンチエツク回路７６については、後で詳細に
述べる。これらのプロテクシヨンチエツクの結果
と、ページフオールト情報は、他のエラー情
報と共にリターンコード（RC）として、ア
クセスの種類（FUNC）や物理アドレス
（PA）と共にアクセスレジスタ７２にセツト
される。メモリリード起動アクセスレジスタ７２にあるアクセスにエラ
ーやページフオールトが発生していない場合
には、メモリコントローラ７７が、アクセス
レジスタ７２上の物理アドレス（PA）で、
主メモリ１０にメモリ起動１５１をかけ、主
メモリ１０がその起動を受取つたら、アクセ
スの種類（FUNC）とリターンコード
（RC）を一時記憶レジスタ７３へ移す。また、アクセスレジスタ７２にあるアクセ
スが、既にエラーやページフオールトの発生
を示している場合は、メモリ起動をせず、前
記の情報を一時記憶レジスタ７３へ移す。リードデータ受信とデータ、応答バス占有
要求主メモリ１０からメモリバス１１を介して
リードデータ１５４を受取ると共に、アクセ
スの種類（FUNC）とリターンコード
（RC）を共通バス送出用レジスタ７４へ移
す。一方、共通バス５０に対してはデータバス
占有要求５２と応答バス占有要求５３を出力
する。リードデータ、応答バス転送の占有要求５２，５３が受付けられたら、
リードデータ１５４をバス１５５を介してデ
ータバス５６に転送し、また、終了信号とリ
ターンコード（RC）をバス１５６を介して
応答バス５７に転送し、それぞれアクセス元
のプロセツサに返す。 (B)：ライト処理ステージの動作 ′ 共通バス５０からライト起動受信起動バス５５上の仮想アドレス（VA）、アク
セスの種類（FUNC）、アクセスキー
（AKEY）及びデータバス５６上のライトデ
ータ（WD）を共通バス受信用レジスタ７１
に取込む。 ′ アドレス変換とプロテクシヨンチエツクライトデータを（WD）をアクセスレジスタ
７２にセツトすることを除いて、リード処理
ステージＡのと同じ動作をする。 ′ メモリライト起動ライトデータ（WD）１５３を主メモリ１０
に転送することを除いて、リード処理ステー
ジＡのと同じである。応答バス占有要求アクセスの種類（FUNC）とリターンコード
（RC）を共通バス送出用レジスタ７４へ移
す。一方、共通バス５０に対しては、応答バ
ス占有要求５３を出力する。 ′ 応答バス転送 ′の占有要求５３が受付けられたら、終了
信号とリターンコード（RC）をバス１５６
を介して応答バス５７に転送し、アクセス元
のプロセツサに返す。以上の様に、リードとライトの処理は各ステー
ジに分けられており、異なるアクセスの処理の異
なる番号のステージは、第８図Ｃに示す様に並行
して処理可能である。この図では、共通バス５０
からイ4Byteリード起動、ロ4Byteライト起動、
ハ16Byteリード起動を、それぞれタイムスロツ
ト０，１，２で受取つて処理している。そしてタ
イムスロツト２の場合を見ると、イのメモリリー
ド起動３と、ロのアドレス変換とプロテクシヨン
のチエツク２′と、ハの共通バスからのリード起
動受信１を並行して行つている。ここで、ハの
16Byteリードはイの4Byteリードに比べて、〜
のステージを４回繰り返しているが、これは
4Byteを単位としたメモリインタリーブを行つて
いるためである。以下、これについて説明する。第１０図は主メモリ１０の構成の一例を示した
図であり、メモリボード（MB）１４（１４ａ〜
１４ｄ）は4Byteのデータ幅で構成され、各メモ
リボード１４ａ，１４ｂ，１４ｃ，１４ｄは
4Byte単位に付加されたアドレスの下位2bitが
00，01，10，11であるデータを持つている。そし
て16Byteのデータは、4Byteずつのメモリボード
１４ａ，１４ｂ，１４ｃ，１４ｄ上にあるため、
16Byteリードではメモリボード１４で競合をお
こすこと無く、第８図Ｃの様に連続してメモリボ
ードを起動し、リードデータを続み出して来るこ
とが可能となる。この様な16Byteリードは、主
にキヤツシユミス時にキヤツシユメモリへデータ
を送るブロツク転送に使用される。Ｉユニツト４３やＥユニツト４４が命令キヤツ
シユ４１やデータキヤツシユ４２をアクセスする
場合は、16Byteよりもつと小さな単位（この例
では4Byteとする）で行うので、この16Byteリー
ド時にはＩユニツト４３やＥユニツト４４が必要
とした4Byteのデータが残りのデータより早く渡
される様に制御し、アクセス時間を短縮する。そ
してこのためには、第１０図Ｂのごとくアドレス
に応じて、MCU１２から起動をかけるメモリボ
ード１４の順番を変更すれば良い。次に、アドレス変換とプロテクシヨンチエツク
について詳細に説明する。第１１図は、第９図のアドレス変換装置７５を
中心として更に詳細に示した構成図であり、第１
２図は、アドレス変換の動作フローを示したもの
である。仮想アドレスから物理アドレスへの変換テーブ
ル１３０は、そのメモリ容量が大きいので、主メ
モリ１０の一部に置かれている。しかし、メモリ
アクセスが発生するたびに、仮想アドレスを物理
アドレスに変換するために、主メモリ１０をアク
セスしていてはオーバーヘツドが大きくなるた
め、最近アクセスしたアドレス変換情報を格納し
ておくTLB１１０がMCU１２に設けられてい
る。 TLB１１０には、アドレス変換テーブル１３
０の内、最近使用されたページの内容が格納され
ており、高速にアドレス変換が行なえるようにな
つている。TLB１１０における各ページの内容
は、有効ビツト（Ｖ）１１１、コネクト（Ｃ）ビ
ツト１１２、仮想アドレスの一部（VAP）１１
３、物理アドレスの一部（PPA）１１４、実行
プロテクシヨンビツト（EP）１１５およびスト
レージキー（SKEY）１１６からなつている。Ｖ
ビツト１１１とＣビツト１１２は、該当ページの
現在の状態を示し、Ｖビツト１１１が「０」の場
合は、TLB１１０の該当ページの内容が有効な
データでない（無効）ことを示す。Ｖビツト１１１とＣビツト１１２が共に「１」
の場合は、該当ページが、現在主メモリ１０と外
部メモリ２０との間で転送されていること、すな
わち、ページング中であることを示し、Ｖビツト
１１１が「１」で、Ｃビツト１１２が「０」の場
合は、該当ページが主メモリ１０にあり、メモリ
アクセス可能なことを示している。このように、ページング中である状態を付加し
ているのは、ページングを行つているエリアを
ECP２２からのページングアクセス以外のアク
セスができないようにするためである。本システムでは、仮想アドレスから物理アドレ
スへのアドレス変換を、MCU１２で、各プロセ
ツサに共通に行なわせているので、ECP２２に
よりページングを行なつているアクセスであつて
も、同じアドレス変換装置７５を経由することに
なり、そのページング中のエリアを他のプロセツ
サがアクセスすることを許可すると、データの破
壊や喪失につながる。従つて、上記した如く、Ｖ
ビツト１１１とＣビツト１１２が共に「１」を示
している場合には、FCP２２からのページング
アクセスのみ許可することにより、上記の不都合
を解決しているのである。次に仮想アドレスの一部（VPA）１１３は、
TLB１１０でアドレス変換を行う際に、該当す
る仮想アドレス（VA）の変換対がTLB１１０に
登録されているか否かをチエツクするためのもの
であり、また、物理アドレスの一部（PPA）１
１４はTLB１１０の変換対があつた時に、物理
アドレス（PA）を作成するためのものである。仮想アドレス（VAは）、セグメントアドレス
（SA）１２１、ページアドレス（PA）１２２、
ページ内アドレス（DISP）１２３からなり、上
記の物理アドレスの一部（PPA）１１４は、ペ
ージ内アドレス（DISP）１２３と連なつて物理
アドレス（PA）を作る。実行プロテクシヨンビツト１１５（EP）は、
データに対し誤まつて命令読出し、実行すること
を防ぐためのものであり、プロテクシヨンチエツ
ク回路７６でこのビツトが「１」のエリアに対し
て命令読出しすると実行プロテクトエラーとな
る。従つて本構成例の様に、JOBP４０で命令キ
ヤツシユ４１とデータキヤツシユ４２が分れてい
る場合には、命令キヤツシユ４１からのこのエリ
アに対するアクセスは、全て実行プロテクトエラ
ーとなる。ストレージキー（SKEY）１１６は、ライトプ
ロテクシヨンを行うためのもので、要求元プロセ
ツサから転送されてきたアクセスキー（AKEY）
と共にプロテクシヨンチエツク回路７６により、
ライトアクセスが許可されるか、禁止されるかを
調べられ、後者の場合はライトプロテクトエラー
となる。アクセスキー（AKEY）は、この様にSKEY１
１６との比較によるライトプロテクトエラーのチ
エツクに使う他、ECP２２からのページングア
クセスか否かの情報や、命令読出しであるか否か
の情報を含んでおり、これらのプロテクトチエツ
クにも使用する。次に、変換過程を、第１２図のフローチヤート
を参照して順次説明する。メモリアクセスの種類は大きく次の２つに分け
られる。すなわち、 (1) 一般のプロセツサによるメモリアクセス (2) ECP２２によるページング時のメモリアク
セスの２つである。この(1)，(2)のアクセスの区別は、
アクセスキーAKEY上にあり、信号線１４０を経
由してアドレス変換コントローラ１２５に伝えら
れる。まず、一般的な(1)の場合のメモリアクセスのア
ドレス変換やアクセスの許可の判定について説明
する。あるプロセツサ（JOBP４０又はIOP３０）か
ら出力された仮想アドレスは、共通バス５０を経
由してMCU１２内の共通バス受信用レジスタ７
１内の仮想アドレスレジスタ１２０にセツトされ
る。この仮想アドレスレジスタ１２０にセツトさ
れた仮想アドレスは、セグメントアドレス
（SE）１２１及びページアドレス（PA）１２２
の一部分１２０−２をアドレスとしてまずTLB
１１０をアクセスする。これにより読み出された
TLB１１０のエントリのＶビツト１１１および
Ｃビツト１１２は、アドレス変換コントローラ１
２５に伝えられ、そのパターンにより、その後の
処理が次の〜のように３つに分かれる。これは、第１２図のフローのステツプ（FO
５）に相当している。Ｖビツト１１１＝０，Ｃビツト１１２＝０の
時。これは、第１２図で、「０，０」と表示して
ところであり、前述した如く、TLB１１０の
該当ページ（エントリ）は無効であり、主メモ
リ１０上の変換テーブル１３０を読み出す。
（Ｆ１０）この時、すなわち、TLBミス時の詳
細な動作は後述する。Ｖビツト１１１＝１，Ｃビツト１１２＝１の
時。第１２図で「１，１」の時であるが、この
時、仮想アドレスの一部分１２０−１とTLB
１１０の仮想アドレスの一部分VPA１１３を
コンパレータ１２４で比較した結果、一致し、
TLBヒツト信号１４１が出力されていれば
（Ｆ２０５）、該当ページは現在ページング中で
あることを示しているので、そのメモリアクセ
スを禁止し、アドレス変換コントローラ１２５
よりミツシングページフオールト信号１４２を
出力する。（Ｆ４５） TLBヒツト信号１４１が出力されていない
時は、TLBミスであるのでと同様に、主メ
モリ１０上の変換テーブル１３０を読み出す。
（Ｆ１０）Ｖビツト１１１＝１，Ｃビツト１１２＝０の
時。第１２図で、「１，０」の時であるが、ま
ず、TLBヒツト信号１４１がチエツクされ、
（Ｆ３０）出力されていない時は、プロテクシ
ヨンチエツク回路７６からのプロテクトエラー
信号１４３をチエツクし、エラーが発生してい
なければ、仮想アドレスレジスタ１２０のペー
ジ内アドレス部１２３とTLB１１０上の物理
アドレスの一部１１４を連結して物理アドレス
をセレクタ１２８を介しアクセスレジスタ７２
上に作成し、その物理アドレスをメモリアドレ
スバス１５２に送り、主メモリ１０をアクセス
するためメモリコントローラ７７よりメモリ起
動信号１５１を出力する。（Ｆ４０）次に(2)のFCP２２によるページング時のメモ
リアクセスについて説明する。 FCP２２より出力された仮想アドレスは、共
通バス５０を経由してMCU１２内の仮想アドレ
スレジスタ１２０にセツトされる。この場合も、まずTLB１１０をアクセスし、
アクセスしたTLB１１０のエントリのＶビツト
１１１及びＣビツト１１２のパターンにより、先
程と同様にその後の処理が３つに分かれる。Ｖビツト１１１＝０，Ｃビツト１１２＝０の
時。主メモリ１０の変換テーブル１３０の読み出
しを行う。（Ｆ１０）Ｖビツト１１１＝１，Ｃビツト１１２＝１の
時。この時、TLBヒツト信号１１４がチエツク
される。（Ｆ３０）TLBヒツトを示していれ
ば、アクセスレジスタ７２上で作成された物理
アドレスで主メモリ１０をアクセスする。（Ｆ
４０） TLBヒツト信号が出ていない場合は、主メ
モリ１０の変換テーブル１３０を読み出す。
（Ｆ１０）Ｖビツト＝１，Ｃビツト１１２＝０の時 TLBヒツト信号１４１がチエツクされる。
（Ｆ２１５） TLBヒツト信号１４１が出ている時は、禁
止区域をアクセスしていることになるので、
FCP２２にエラーを知らせる。（Ｆ２２０）次に、TLBミスの場合の、主メモリ１０上の
変換テーブル１３０を読み出す時の処理を説明す
る。変換テーブル１３０は、テーブルに必要なメモ
リ容量を減らすため、アドレス変換に必要な情報
を有するページテーブル１３２と、そのページテ
ーブル１３２の先頭アドレスを保持するセグメン
トテーブル１３１から成る。TLBミス時には、
まずセグメントテーブルの先頭アドレスを保持す
るレジスタ１２６（STOR）の内容と、仮想アド
レスレジスタ１２０のセグメントアドレス
（SA）１２１をアダー１２７で加算して物理アド
レスを作り、それでセグメントテーブル１３１の
該当する位置の内容をリードデータバス１５５上
に読み出して来る。このデータには、ページテー
ブル１３２の先頭アドレスが保持されており、こ
の値と、仮想アドレスレジスタ１２０のページア
ドレス（PA）１２２をアダー１２７で加算して
アドレスを作り、ページテーブル１３２から変換
に必要な情報を読み出す。（Ｆ１０）このページテーブル１３２には、Ｍビツトの
他、TLB１１０内の、Ｖビツト１１１と仮想ア
ドレスの一部１１３（VPA）を除く情報を含ん
でおり、このＭビツトとＣビツトがリードデータ
バス１５５の一部１５５−１を介してアドレス変
換コントローラ１２５に入力され、これらのビツ
トパターンにより次の様な処理を取る。Ｍビツト＝０，Ｃビツト０の時該当ベージは主メモリ１０上に無く、外部メ
モリ２０上にあることを示しており、このペー
ジのアクセス要求に対してはミツシングページ
フオールト信号１４２を出して、該当プロセツ
サにページフオールトを知らせる。（Ｆ４５）Ｍビツト＝０，Ｃビツト＝１の時該当ビツトは現在ページング中であることを
示しているので、FCP２２以外のメモリアク
セスに対してはそのメモリアクセスを禁止し、
ミツシングページフオールト信号１４２を出
す。（Ｆ４５）FCP２２からのメモリアクセス
の場合は、TLB１１０に登録してアクセスを
行う。（Ｆ２０）Ｍビツト＝１，Ｃビツト＝０の時読み出されたリードデータの一部１５５−２
と仮想アドレスの一部１２０−１、及びＶビツ
ト「１」がTLB１１０に登録され、（Ｆ２０）
Ｖ，Ｃビツトのチエツクルーチンに戻る。以上述べたように、アドレス変換装置７５は、
各プロセツサからの仮想アドレスによるメモリア
クセスに対し、仮想アドレスから物理アドレスへ
のアドレス変換を集中して実施することが可能で
アドレス変換の制御が単純となる。また、FCP２２からのアクセスと、他のプロ
セツサからのアクセスとの制御方式を変更するこ
とにより、ページング中のページに対する他のプ
ロセツサからのアクセスを禁止することが可能
で、データの保全が可能となる。次に、ミツシングページフオールト時の動作に
ついて説明する。ページフオールト信号を要求元プロセツサが受
取つた時には、その時に実行していたタスクを中
断し、要求したアドレスを含むページを主メモリ
１０にロードするために、FCP２２に起動をか
ける。FCP２２はこの起動を受けて、該当ペー
ジを読み出し、これが完了すると終了割込みを発
生する。この時には必要なページは主メモリ１０
上にロールインされているために、前記中断され
たタスクを再開する。このタスクが中断されてい
る間、当該プロセツサは他のタスクを実行する。次に命令キヤツシユ４１とデータキヤツシユ４
２について説明する。第１３図は命令キヤツシユ
４１の構成例を示した図である。主メモリ１０か
らコピーして来たデータがキヤツシユデータ部８
１−Ｉ上にあり、そのデータのアドレスがデイレ
クトリイ８２−Ｉと無効化デイレクトリイ８３−
Ｉにあり、またこれらが有効か否かを示す情報が
有効ビツトレジスタ８４−Ｉにある。デイレクト
リイ８２−Ｉと無効化デイレクトリイ８３−Ｉの
内容は同じであり、性能を高めるため分けてあ
る。前者はＩユニツト４３がアクセスしたデータ
がキヤツシユデータ部８１−Ｉにあるか否かのチ
エツクに使用し、後者は他のプロセツサが主メモ
リ１０に書込んだデータがキヤツシユデータ部８
１−Ｉに取込まれている場合に、既にそのデータ
は古くなつているので無効化しなければならない
（これを無効化処理と呼ぶ）が、そのためのチエ
ツクに使用する。次に、この命令キヤツシユ４１の動作について
説明する。なお、命令キヤツシユ４１はデータキ
ヤツシユ４２とは異なり、ライトアクセスは処理
しない。第１４図はリードアクセスのキヤツシユミス時
のフロー、第１５図は無効化処理のフローを示し
ている。 (1) リードアクセス（第１４図参照）Ｉユニツト４３から起動信号９１−Ｉが来
たら、仮想アドレス９２−Ｉの一部、ここで
はビツト１８−２７でデイレクトリイ８２−
Ｉと有効ビツトレジスタ８４−Ｉの内容を読
み出し、デイレクトリイ８２−Ｉの内容と仮
想アドレス９２−Ｉのビツト０−１７をコン
パレータ１６０−Ｉで一致チエツクを行い、
またその内容をパリテイチエツカー１６１−
Ｉでチエツクする。そしてコンパレータ１６
０−Ｉが一致を示し、パリテイエラーが発生
してなく、かつ有効ビツトレジスタ８４−Ｉ
が有効であることを示しているならば、ゲー
ト１６９−Ｉを介してキヤツシユヒツト信号
１７０−Ｉが命令キヤツシユコントローラ１
６２−Ｉに出され、命令キヤツシユコントロ
ーラ１６２−Ｉは、仮想アドレスのビツト１
８−２９でアクセスされたキヤツシユデータ
部８１−Ｉの内容を、リードデータバス９４
−Ｉに乗せると共に、Ｉユニツト４３に対し
て終了信号９３−Ｉを返す。キヤツシユミスの場合は、命令キヤツシユ
コントローラ１６２−Ｉは、起動バス占有要
求５１を出す。占有要求５１が許可されたら、ゲート８５
−Ｉを開き、起動バス５５に仮想アドレス
（VA）、アクセスの種類（FUNC）、アクセス
キー（AKEY）を転送する。なお、このアク
セスキー（AKEY）には命令読み出しである
ことを付加する。セツト信号１７２−Ｉにより、仮想アドレ
スのビツト０〜１７をデイレクトリイ８２−
Ｉ、無効化デイレクトリイ８３−Ｉへ書き込
み、有効ビツトレジスタ８４−Ｉをセツトす
る。本処理をこの時点で行う理由は後で述べ
る。 MCU１２からデータバス５６を介して、
リードデータ（RD）が、また応答バス５７
を介して終了信号とリターンコード（アクセ
ス中に発生したエラー及びページフオールト
の情報）（RC）が送られてきたらレジスタ８
６−Ｉにラツチする。MCU１２の説明でも
述べたように、最初に送られて来たデータ
は、Ｉユニツト４３がアクセスしたデータで
あるので、リターンコード（RC）が次の(1)
〜(3)の状態を示している時（第１４図Ｂに示
す条件イ成立時、）は、Ｉユニツト４３に終
了信号９３−Ｉとリードデータ９４−Ｉとリ
ターンコード９５−Ｉを返す。 (1) No Error（エラーが発生してない時） (2) Page Fault（ページフオールトが発生
した時、） (3) Soft Error（ソフトによるエラー、例え
ばプロテクシヨンエラーが発生した時）また、Hard Error（ハードが原因のエラ
ー）の場合は、再度主メモリ１０をアクセス
することによつて、救える場合が多いので、
リトライを行う。この為、上記の信号を返さ
ないが、リトライ回数が規定回数を越えた場
合、すなわち、リトライオーバーの場合に
は、エラー報告を行うために、上記の信号を
返す。そして、主メモリ１０から読み出して
来たリードデータをキヤツシユデータ部８１
−Ｉに書き込む。，， MCU１２から送られてくる残り
のリードデータをキヤツシユデータ部８１−
Ｉに書込む。のステージで既にＩユニツト
４３に対しては終了信号９３−Ｉを戻してあ
るので、この間、Ｉユニツト４３は別な動作
が可能である。の段階ではこれに加えて、
〜のステージでエラーやページフオール
トが発生したかをチエツクし、発生してない
場合には命令キヤツシユ４１の動作を止め
る。エラーやページフオールトが発生している
場合には、のステージでセツトした有効ビ
ツトレジスタ８４−Ｉに対し、命令キヤツシ
ユコントローラ１６２−Ｉより有効ビツトク
リア信号１７１−Ｉを出して、クリアしキヤ
ツシユデータ部８１−Ｉの該当データを使用
出来ない様にする。また、のステージで
Hard Errorを起こし且つリトライオーバし
てない場合には（第１４図Ｂに示す条件ア成
立）、リトライを行うためのステージに飛
ぶ。以上がリードアクセスの処理手順であるが、先
程述べた様にキヤツシユ（命令、データキヤツシ
ユ共）では、いわゆる無効化処理が必要となる。
以下、その手順を説明する。 (2) 無効化処理（第１５図参照）起動バス５５転送中の仮想アドレス
（VA）とアクセスの種類（FUNC）を毎回レ
ジスタ８７に取込む。上記仮想アドレスのビツト１８−２７で無
効化デイレクトリイ８３−Ｉの内容を読出
し、無効化する必要があるか否かを無効化判
定回路１６５−Ｉでチエツクすると共に、そ
のアドレスのビツト１８−２７をレジスタ８
８−Ｉにセツトする。そして無効化が必要な場合は、レジスタ８
８−Ｉのアドレスで該当の有効ビツト８４−
Ｉをクリアする。このため無効化判定回路１
６５−Ｉから有効ビツトクリア信号１７１−
Ｉを出す。次に無効化が必要な場合を詳細に説明する。
まず、無効化起動バス５５から取んだアクセス
の種類（FUNC）がライトアクセスを示し、そ
れが他方からのものである時行う。そして、次
に示す条件のいずれかを満した時に無効化を行
う。 (a) レジスタ８７−Ｉのアドレスのビツト１８
−２７で無効化デイレクトリイ８３−Ｉを読
出し、その内容とアドレスのビツト０−１７
をコンパレータ１６３−Ｉで比較し、一致し
た時。 (b) 無効化デイレクトリイ８３−Ｉを読出した
際に、パリテイチエツカ１６４−Ｉでパリテ
イエラーが検出された時。 (c) 無効化デイレクトリイ８３−ＩをJOBP４
内で使用している時。（にチエツクが出来
ないため）以上無効化処理について述べたが、次に(1)の
リードアクセスのステージでデイレクトリイ
８２−Ｉ、無効化デイレクトリイ８３−Ｉへア
ドレスを書込み、有効ビツトレジスタ８４−Ｉ
をセツトしなければならない理由を明らかにす
る。第１６図はリードアクセスがキヤツシユミス
になり、主メモリ１０をリードに行く場合と主
メモリ１０に対して他からライトアクセスが行
われた場合のキヤツシユの無効化処理が競合し
た時に、各部分がどの様に使用されるかをタイ
ムチヤートで示している。無効化処理について
は斜線で示してあり、それぞれタイムスロツト
１と３で起動バス５５、データバス５６を転送
中のライトアクセスに対して、タイムスロツト
２と４で無効化デイレクトリイ８３−Ｉのチエ
ツクを行い、タイムスロツト３と５の前半で有
効ビツトレジスタ８４−Ｉをクリアし無効化し
ている。一方、キヤツシユミスとなつたリード
アクセスは、タイムスロツト２で起動バス５５
にアドレスを転送しているので、主メモリ１０
へのアクセスの順番としては、タイムスロツト
１で起動バス５５を転送中のライトアクセスよ
り後で、タイムスロツト３で起動バス５５を転
送中のライトアクセスより前となる。従つてキ
ヤツシユと主メモリ１０のデータの一致を保つ
ためには、ライトアクセスが無効化デイレクト
リイ８３−Ｉをチエツクするタイムスロツト２
と４の間で、キヤツシユミスを起こしたリード
アクセスのアドレスを無効化デイレクトリイ８
３−Ｉに書込まなければならないし、またチエ
ツクの結果、有効ビツトレジスタ８４−Ｉを無
効化するタイムスロツト３と５の間で、有効ビ
ツトレジスタ８４−Ｉをセツトする必要があ
る。これらの制御が必要な理由は、主メモリ１
０で複数のメモリアクセスを同時に処理してい
るからである。なお本構成例では、アドレス情報を２ケ所、
すなわちデイレクトリイ８２−Ｉと無効化デイ
レクトリイ８３−Ｉに持つているため、無効化
デイレクトリイ８３−Ｉの方しか上記の制約を
受けないが、デイレクトリイを１ケ所に持つ場
合は、当然上記の制約を受ける。次にデータキヤツシユ４２について説明す
る。第１７図はデータキヤツシユ４２の構成例
を示した図であり、無効化処理の回路１８０−
Ｄは命令キヤツシユ４１と同じであるため省略
してある。尚第１３図と第１７図で、サフイツ
クスが違うだけのものは相当物である。第１３
図の命令キヤツシユではサフイツクスにＩ、第
１７図のデータキヤツシユではサフイツクスに
Ｄを使用している。命令キヤツシユ４１との大
きな違いは、ライトアクセスをサポートしなけ
ればならない点であり、このライトアクセス時
間を短縮するために共通バス送出用バツフア８
９−Ｄを設け、ライト時には仮想アドレス９２
−Ｄ、ライトデータ９５−Ｄ、制御情報９６−
Ｄをこのバツフア８９−Ｄにセツトしただけ
で、終了信号９３−ＤをＥユニツト４４に返
し、Ｅユニツト４４が次の処理を出来る様に制
御している。次に、このデータキヤツシユ４２の動作につ
いて説明する。但し、リードアクセスの処理は
命令キヤツシユ４１と同じであるので省略す
る。 (3) ライトアクセス（第１８図参照）。Ｅユニツト４４から起動信号９１−Ｄが来
たら、仮想アドレス９２−Ｄ、ライトデータ
９５−Ｄ、制御情報９６−Ｄ（アクセスの種
類、アクセスキー等）を共通バス送出用バツ
フア８９−Ｄにセツトし、Ｅユニツト４４に
対して終了信号９３−Ｄを返す。この際、デ
イレクトリイ８２−Ｄと有効ビツトレジスタ
８４−Ｄをチエツクしキヤツシユヒツト（信
号１７０−Ｄが出てる）ならば、キヤツシユ
データ部８１の仮想アドレスのビツト１８−
２７で示される位置にデータを書込む。データキヤツシユコントローラ１６２−Ｄ
より起動バス占有要求５１、データバス占有
要求５２を出す。両方の占有要求が許可されたら、ゲート８
５−Ｄを開き起動バス５５に仮想アドレス
（VA）、アクセスの種類（FUNC）、アクセス
キー（AKEY）を転送し、データバス５６に
はライトデータを転送する。 MCU１２から応答バス５７を通して終了
信号とリターンコードが送られてきたらレジ
スタ８６−Ｄにラツチする。そしてリターン
コードをチエツクし、エラーやページフオー
ルトを起こしてない時には共通バス送出用バ
ツフア８９−Ｄからそのアクセスを取り除
き、処理を終了する。一方、第１４図Ｂに示
したアの条件、すなわちHard Errorが発生
しかつリトライオーバしてない時には、リト
ライを行うためのステージに飛ぶ。上記以外の場合には、共通バス送出用バツ
フア８９−Ｄのアドレスで有効ビツトレジス
タ８４−Ｄをクリアすると共に、Ｅユニツト
４４に対してエラー、ページフオールトの発
生を報告する。有効ビツトレジスタ８４−Ｄ
をクリアする理由は、例えばプロテクシヨン
エラーの場合は、書込んではならないキヤツ
シユデータ部８１−Ｄのデータに対して、既
にのステージで書込みを行つているためで
ある。尚データキヤツシユ４２から主メモリ１０に
ライト起動したアドレスも起動バス５５からデ
ータキヤツシユのレジスタ８７−Ｄ（無効化処
理の回路１８０−Ｄに含まれている）にセツト
されるが、それに対しては、自分自身が出した
ものであるからデータキヤツシユコントローラ
１６２−Ｄより無効化処理の回路１８０−Ｄに
対して信号１７３−Ｄを送り無効化を行なわな
い様に制御する。命令キヤツシユ４１はライト
アクセスは行なわないので、この信号１７３−
Ｄに相当するものはない。以上詳細に説明したように、本発明によれば、
複数のプロセツサがあり、その中の少なくとも１
つのプロセツサは仮想アドレスでアクセスするキ
ヤツシユメモリを持ち、アドレス変換装置を全プ
ロセツサで共有する構成のデータ処理装置が実現
できる。

【図面の簡単な説明】

第１図は、本発明が適用されるデータ処理装置
の全体構成を示した図、第２図は第１図の共通バ
スの構成例を示した図、第３図はアクセスごとに
共通バスのどの部分を使用するかを示した図、第
４図は共通バスの使用例を示す図、第５図は共通
バスの占有制御の様子を示した図、第６図はイン
タロツク信号が出ている時の共通バスの占有制御
の様子を示した図、第７図は占有制御回路の構成
例を示した図、第８図Ａ〜ＣはMCUでの処理フ
ローの例及びMCUで複数のアクセスをオーバラ
ツプさせて処理していることを示した図、第９図
はMCUの構成例を示した図、第１０図Ａ，Ｂは
メモリボードの構成例及び16Byteリード時のデ
ータ返送の順番を示した図、第１１図はTLBに
よるアドレス変換装置を示した図、第１２図はア
ドレス変換のフローを示した図、第１３図は命令
キヤツシユの構成例を示した図、第１４図はキヤ
ツシユへのリードアクセス時の処理フローの説明
図、第１５図はキヤツシユ無効化の処理フローの
説明図、第１６図はキヤツシユ各部分の使用タイ
ミングの例を示した図、第１７図はデータキヤツ
シユの構成例を示した図、第１８図はライトアク
セスの処理フローの説明図である。１０……主記憶装置、１２……メモリアクセス
コントローラ、２０……外部記憶装置、２２……
フアイルプロセツサ、３０……入出力プロセツ
サ、４０……ジヨブプロセツサ、４１……命令キ
ヤツシユ、４２……データキヤツシユ、４３……
Ｉユニツト、４４……Ｅユニツト、５０……共通
バス、７５……アドレス変換装置。

Claims

【特許請求の範囲】１プログラムおよびデータを格納する主記憶装
置と、主記憶装置に格納されるべきプログラムお
よびデータを格納する外部記憶装置と、命令を実
行するために主記憶装置に対して仮想アドレスで
メモリアクセスを行う少なくとも１つのジヨブプ
ロセツサと、主記憶装置と外部記憶装置間でのプ
ログラムおよびデータの入出力を行うために主記
憶装置に対して仮想アドレスでメモリアクセスを
行うフアイルプロセツサと、該主記憶装置に接続
されるものであつて、各プロセツサから共通に使
用され、仮想アドレスを物理アドレスに変換する
アドレス変換装置を含むメモリアクセスコントロ
ーラを有し、該ジヨブプロセツサは、仮想アドレ
スでアクセスされるキヤツシユメモリを有し、該
キヤツシユメモリは、該フアイルプロセツサが主
記憶装置への書き込みを行う場合の仮想アドレス
を受取り、この仮想アドレスに対応するデータブ
ロツクを保持している場合、当該データブロツク
を使用できないようにする無効化処理手段を含む
データ処理装置。２キヤツシユメモリは、主記憶装置の一部のコ
ピーを保持するデータ部と、該データ部に格納さ
れた主記憶装置上の仮想アドレスを保持するデイ
レクトリイ部と、該仮想アドレスが有効か否かを
表示する有効表示部と、フアイルプロセツサから
送られてくる仮想アドレスをラツチするラツチレ
ジスタと、該ラツチレジスタにラツチされた仮想
アドレスと該デイレクトリイ部に保持された仮想
アドレスを比較する比較手段を有し、比較結果に
応じて該有効表示部をクリアするようにしている
特許請求の範囲第１項記載のデータ処理装置。３アドレス変換装置は、仮想アドレスに対応す
る物理アドレスが主記憶装置上にあるか否かを判
定し、この判定結果をアクセス要求を出したプロ
セツサに連絡する手段を有する特許請求の範囲第
１項記載のデータ処理装置。４ジヨブプロセツサ、フアイルプロセツサ、メ
モリアクセスコントローラは共通バスに接続され
ている特許請求の範囲第１項記載のデータ処理装
置。５キヤツシユメモリは、共通バスに接続され、
共通バス上の仮想アドレスを受取るようになつて
いる特許請求の範囲第４項記載のデータ処理装
置。