JPS63253448A

JPS63253448A - マルチ計算機装置

Info

Publication number: JPS63253448A
Application number: JP62087133A
Authority: JP
Inventors: Soichi Takatani; 高谷　壮一; Yoshihiro Miyazaki; 義弘宮崎; Hiroaki Fukumaru; 広昭福丸; Yoshiaki Takahashi; 義明高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-04-10
Filing date: 1987-04-10
Publication date: 1988-10-20
Also published as: JPH0511337B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数の処理装置が１つのメモリ装置を共用す
るマルチ計算機装置に係り、特に、処理装置に共有メモ
リ装置のキャッシュメモリを具備したマルチ計算機装置
に関する。

〔従来の技術〕

従来、複数の処理装置に共有されるメモリ装置の高速化
のために、各処理装置にそれぞれ固有のキャッシュメモ
リを具備する場合がある。この場合、ある処理装置のキ
ャッシュメモリに、共有メモリ装置のデータのコピーと
して保持しているデータが、他の処理装置の共有メモリ
装置への書込みにより不一致を起こすという問題がある
。この問題を解決した例として特開昭４９−１２０２０
号に記載のシステムが挙げられる。この例では、ある処
理装置が共有メモリ装置に書込みを行なうとき。

他の処理装置に更新アドレスを送出する。各々の処理装
置では更新アドレスのデータが各自のキャッシュメモリ
に保持されているかどうかを判定し。

保持されている場合は、該当有効ビットをクリアし、更
新アドレスのデータを無効化し、共有メモリ装置とキャ
ッシュメモリのデータネ一致を解消している。なお、マ
ルチＣＰＵシステムのキャッシュメモリ機構の文献とし
てコンピュータ・アーチテクチャ・アンド・パラレル・
プロセシング」（マグロウヒル社、１９８４年発行、第
７．３゜３項参照）　　（ｒＣｏｍｐｕｔｅｒ　Ａｒｃ
ｈｉｔｅｃｔｕｒｅ　ａｎｄＰａｒａｌｌｅｌ　Ｐｒｏ
ｃｅｓｓｉｎｇ）　Ｊがある。

〔発明が解決しようとする問題点〕

前記従来例では、以下の問題が発生する。

１、各処理装置は、報告される更新アドレスが他の複数
の処理装置から独立に入力されるため、インターフェー
スの信号線がぼう大となり、処理装置の多重度が極めて
制限されてしまう。これを回避するため、各処理装置に
共有メモリ装置から更新アドレスを送出することが考え
られるが、分散する処理装置に共有メモリ装置の内部バ
スと同じスループットでアドレス送出するのでは、スル
ープットの高い共有メモリ装置を構成できない。

２、各処理装置が受ける更新アドレスは共有メモリ装置
のスループットと同じ速度で与えられ、その度毎にキャ
ッシュメモリの読み出しを行ない、該当アドレスのデー
タが保持されているかどうかの判定を行なわなければな
らず、本来、処理装置内部のデータ処理でのキャッシュ
メモリへのアクセスが制限されてしまう（更新アドレス
の判定中は、内部データ処理のキャッシュメモリへのア
クセスは抑止しなければならない）。

本発明の目的は、上記問題点を解消し、スループットの
高い共有メモリ装置にも適用可能なマルチ計算機装置を
提供することにある。

〔間Ｍを解決するための手段〕

本発明は、処理装置内部のキャッシュメモリのディレク
トリと同一内容のディレクトリを共有メモリ装置内に設
けた。

〔作用〕

上記ディレクトリを共有メモリ装置内に設けたことによ
って、共有メモリ装置内部のメモリバスを監視し、メモ
リを更新する際、そのアドレスがディレクトリに存在す
るかどうかを判定し、存在した場合のみ、該ディレクト
リに対応するキャッシュメモリを有する処理装置に更新
（書込み）アドレスを報告する。各処理装置は更新アド
レスの報告があるときのみ、内部データ処理によるキャ
ッシュメモリアクセスを抑止し、更新アドレスに対応す
る有効ビットをクリアする。また、共有メモリ装置は更
新アドレスを処理装置に報告している間数のメモリアク
セスを抑止する。

〔実施例〕

第２図はマルチ計算機装置の全体構成を示す。

このマルチ計算機装置は、複数のプロセッサ（ＣＰＵ）
２，３．４と、共有メモリ装置（ＧＭ）１とを有し、各
ＣＰＵ２，３，４とＧＭＩとはインターフェース５，６
．７を介して接続されている。ＣＰＵ２，３，４はＧＭ
ｌを時分割で共有して使用する。

第３図はＣＰＵ２の内部構成を示す。他のＣＰＵ３．４
も同じ構成より成る。ＣＰＵ２は。

共有メモリインターフェース部（ＧＭＰ）２１　と演算
ユニット５ｏより成る。ＧＭＰ２１はインターフェース
５と演算ユニット５ｏとの間に設けてある。演算ユニッ
トは、メモリ制御ユニット（ＭＣＵ）２３．主記憶装置
（ＰＭ）２４、工／○制御装置（ＩＯＡＤＰＴ）　２５
　、基本処理装置（ＢＰＵ）２２、ファイル制御プロセ
ッサ（ＦＣＰ）２６゜■／○制御プロセッサ（ＩＯＰ）
２６．内部共通バス３４．ファイル装置２７より成る。

ＢＰＵは命令を実行するユニットであり、命令のリード
及びデータのリード／ライトをバス３０を通してＭＣＵ
２３に要求する。

ＭＣＵ２３はバス３１，３２，３３を通して、それぞれ
ＧＭＰ２１．ＰＭ２４．ｌ０ＡＤＰＴ２５に接続される
。ｌ０ＡＤＰＴはバス３４を通してＦＣＰ２６及びＩ１
０制御プロセッサ２６に接続される。

ＦＣＰ２６はバス３５を通してファイル装置２７に接続
される。ＧＭＰ２１はＧＭＩへのアクセスを制御する装
置であり、インターフェース５を通してＧＭＩへ接続さ
れる。

このＣＰＵ２では、演算ユニット５ｏが所定の演算を行
う。その際、ＧＭＰ２１内のデータも演算に供する。Ｐ
Ｍ２４はデータ等の格納に使用される。ファイル装置２
７や工○Ｐ２８がとのデータノやリトリは、バス３４．
　ｌ０ＡＤＰＴ２５．　ＭＣＵ２３を介してＢＰＵ２２
が行う。またＧＭＩとの間では、ＧＭＰ２１が介在し、
中継を行う。このＧＭＰ２１はキャッシュメモリを内部
に持つ。

第４図はＧＭＩの内部構成例を示す。ＣＰＵ２〜４は、
インターフェース５〜７を通してそれぞれインターフェ
ースポートＰＯＲＴ１３〜１５に接続される。ＰＯＲＴ
１３〜１５はメモリバス１６を通してメモリ　（Ｍ）１
１０〜１１２へリードアクセス及びライトアクセスを行
なう。メモリバスコントローラ（ＭＢ　　Ｃ０ＮＴ）１
２はＰＯＲＴ１３〜１５がメモリバス１６通して要求す
るアクセスの占有権制御を行なう。

さて、第１図は本発明の実施例を示す。本実施例は、第
３図と第４図とを合体させた図であり、この図の中で特
徴は、ＣＰＵ２内のＧＭＰ２１でのディレクトリ部２１
ａ（従来公知）に対向できるディレクトリ部１３ａをＧ
ＭＩ内のＰＱＲＴ１３に設けた点にある。

更に、構成に沿って説明する。

第１図において処理装置（ＣＰＵ）２の演算ユニット内
部実行ユニット）（ＥＵ）５０は通常、共有メモリイン
ターフェースポート（ＧＭＰ２１）内のキャッシュメモ
リを使用してデータ処理を行ない、他の処理装置（ＣＰ
Ｕ３．ＣＰＵ４）からの共有メモリ装置のデータ更新の
監視はインターフェースポート（ＰＯＲＴ）１３が行な
う。

ＰＯＲＴ１３は、内部にＧＭＰ２１内キャッシュメモリ
と同一内容のディレクトリ部１３ａを有し、メモリバス
１６にオンバスされる更新アドレスがディレクトリ部１
３ａに存在するかどうかの判定を行なう。従って、処理
装置内部のデータ処理と共有メモリ装置のデータ更新監
視が並列処理可能となる。また、ＰＯＲＴ１３はディレ
クトリ部１３ａに更新アドレスが存在した（以後ヒツト
と称す）とき、バス１６を通してメモリバスコントロー
ラ（ＭＢ　ＣｏＮＴ）１２へメモリアクセス抑止の要求
を出し、ＣＰＵ２に対してキャッシュメモリ無効化要求
及び無効化アドレスをインターフェース５を通じて送出
する。ＣＰＵ２は報告されたアドレスに対応するキャッ
シュメモリのデータを無効化する。こうすることにより
、共有メモリ装置とキャッシュメモリのデータの一致が
保障される。また、ＰＯＲＴ１３内のディレクトリに更
新アドレスがヒツトする確率は低いと考えられ（通常、
複数の処理装置が同一エリアを広く使用する処理は少な
い）、更新アドレスの処理装置へ転送速度を遅くしても
メモリバス１６を抑止する期間の割合は十分小さいこと
になる。このことは、メモリバス１６のスループットに
関係なく、インターフェース５の更新アドレス転送の速
度を決定できることを意味する。また、更新アドレスの
時分割転送も可能であり、インターフェースの信号線の
縮減も可能となる。

第５図は、ＣＭＰ２１の内部構成例の詳細を示す。ＭＣ
Ｕ２３との接続バス３１の内容を以下に示す、２１００
はアドレスバス、２１０３はり一ドデータバス、２１０
４はライトデータバス、２１０１はアクセス要求信号及
びリード又はライトの識別信号、２１０２はアクセス終
了応答信号である。ＭＣＵ２３からリードアクセスがあ
った場合、アドレス２１００の下位ビットにより、キャ
ッシュメモリのディレクトリ２１１、有効ビット部（Ｖ
）２１２及びデータ部２１３をアクセスする。比較器（
ＣＯＭＰ）２１４はディレクトリ２１１から読み出され
たデータ２１０５とアドレス２１００の上位ビットを比
較し、一致した場合、信号線２１１７をＯＮする。ｖ２
１２は有効なデータがあれば信号線２１１８をＯＮする
。２１１７及び２１１８が共にＯＮのとき、信号線２１
１０がＯＮＬ、キャッシュメモリにアドレス２１００に
対応するデータがあったことをコントローラ２１６に報
告する。コントローラ２１６は信号線２１１０がＯＮす
ると、信号線２１０２をＯＮさせ、データ部２１３から
読み出されたデータを信号線２１０３を通してＭＣＵ２
３に渡す。又、信号線２１１０がＯＦＦの場合、有効な
データがキャッシュメモリにないため、コントローラ２
１６は信号線２１１４を通じてＧＭＩにリードアクセス
要求を送出する。

２１１５はＧＭＩからのアクセス終了応答であり、２１
１５がＯＮのとき、ＧＭＩからの読み出しデータがリー
ドデータバス２１１６にオンバスされており、コントロ
ーラ２１６はリードデータレジスタ（ＲＤＲ）２１８に
データを取り込んだ後キャッシュメモリのデータ部２１
３にＲＤＲ２１８の出力を信号線２１０７を通して書き
込む、また、同時にディレクトリ２１１にアドレス２１
００の上位ビット書込み、信号線２１０９をＯＮしてｖ
２１２の該当ビットをＯＮする。また、ＭＣＵ２３から
、信号線２１０１を通してライトアクセス要求があった
場合、コントローラ２１６はＧＭＩに対して信号線２１
１４を通じてライトアクセス要求を送出する。このとき
ライトデータは、信号線２１０４．２１１６を通してＧ
Ｍｌへ送出される。また、キャッシュメモリにヒツトし
て信号線２１１０がＯＮしている場合、信号線２１０４
のデータをデータ部２１３へ書き込む。信号線２１１３
はＧＭＩからのデータ無効化要求信号であり、信号線２
１１２は無効すべきキャッシュメモリのブロックアドレ
ス（アドレス全体の下位ビット）である。信号線２１１
３がＯＮのときコントローラ２１６は、ブロックアドレ
ス２１１２をアドレスレジスタ（ＡＲ）２１７に取り込
み、ＡＲ２１７の出力信号２１０６にてアドレス指定し
て信号線２１０８をＯＮＬ、て該当する有効ビットをク
リアする。このとき、ＭＣＵ２３からのアクセスに対し
てアクセス終了応答２１０２を抑止する。

第６図にＰＯＲＴ１３の内部構成を示す、　ＣＰＵ２か
ら、信号線２１１４を通してリードアクセス要求がコン
トローラ１３３に入力された場合、信号線１３０８によ
りメモリバス占有要求をＭＢＣＯＮＴ１２に出力する。

バス占有許可信号１３０９がＯＮＬ、たとき、ＣＰＵ２
からのアドレス信号２１０ｏをアドレスバス１３１３に
出力すると共に信号線１３０８を０ＦＦＬ、リード要求
信号１３０７をＯＮする。さらにアクセス終了応答１３
００がＯＮしたとき、ＣＰＵ２への終了応答信号２１１
５をＯＮすると共に読み出しデータを信号ｆｉ１３０４
．２１１６を通してＣＰＵＩへ送出する。またディレク
トリ１３１にアドレス上位を書き込み、有効ビット部の
該当ビットをセットする。その後、信号線１３ｏ８及び
２１１５をＯＦＦする。またＣＰＵ２から信号線２１１
４を通してライトアクセス要求がコントローラ１３３に
入力された場合、信号１１３０８によりメモリバス占有
要求をＭＢＣＯＮＴ１２に出力し、バス占有許可信号１
３０９がＯＮＬ、たとき、ＣＰＵ２からのアドレス信号
２１００をアドレスバス１３１３に出力すると共にＣＰ
Ｕ２からのライトデータ信号２１１６をライトデータバ
ス１３０４に出力し。

信号線１３０８を０ＦＦＬ、ライト要求信号１３１２通
してライト要求信号１３０６に出力する。さらにアクセ
ス終了応答１３０ｏがＯＮしたとき、信号線２１１５を
通してアクセス終了をＣＰＵ２へ報告する。

ディレクトリ１３１及び有効ビット部（Ｖ）１３４はメ
モリバス１６のアドレス信号２１１２の下位アドレスに
て読み出し、それぞれ信号線１３０１．１３０２に出力
される。比較器（ＧＯＭＰ）１３２は、信号線２１１２
の上位アドレスとディレクトリ出力信号１３０１を比較
し一致のとき、信号線１３１４をＯＮする。信号線１３
０２及び１３１４が共にＯＮした場合ＣＰＵ２のキャッ
シュメモリにメモリバス１６上でアクセスされているア
ドレスのデータが存在することを示し、信号線１３ｏ３
がＯＮする。このとき、メモリバス上アクセスがライト
アクセスならば信号線１３０６゜１３１１ＯＮする。コ
ントローラ１３３は信号線１３０３及び１３１１が共に
ＯＮし、かつ現在自分自身のアクセスでない場合、デー
タ無効化要求信号２１１３を送出する。このとき無効化
すべきブロックアドレスは信号線２１１２にてＣＰＵ２
へ渡される。また同時に、メモリアクセス抑止信号１３
１０をＯＮする。またｖ１３４の該当するビットを無効
化する。以上のように共有メモリ及び処理装置のディレ
クトリは共有メモリからのデータ読み出し時に共にセッ
トし、他処理装置の書き込み時共にクリアするため常に
一致が保障される。

第７図はキャッシュメモリの構成を示す。本実施例は、
１エンドす４　Ｂｙｔｅｓのセットアソシアティブ方式
のキャッシュメモリであり、全体で１０２４エントリ（
４ＫＢｙｔｅｓ）の容量を持つ。また、ディレクトリ部
２１１、有効ビット部（Ｖ）２１２、データ部２１３は
同一のＲＡＭ　（Ｒａｎｃｌｏｍ　ＡｃｃｅｓｓＭｅｍ
ｏｒｙ）により構成され、アドレス下位（ＡＬ）により
、対応するエントリのディレクトリ部、有効ビット部、
データ部のデータが読み出される。

この第７図を用いて第５図のキャッシュメモリの動作を
説明する。

第５図において、キャッシュからデータを読み出す場合
、アドレス２１００　（ＡＵ、ＡＬから構成される）の
下位ビット（ＡＬ）によりエントリの１つが選択され、
そのエントリに記憶されているデータのアドレス上位が
ディレクトリ部から２１０５　ニ送出され、ＣＯＭＰ２
１４４ｍより、アドレス上位（Ａ　Ｕ）と２１０５のデ
ータが比較される。比較結果が一致し、かつ、有効ビッ
ト部（Ｖ）から読み出されたデータ２１１８がＩ′Ｉ　
Ｉ＋のとき、データ部から読み出された２１０３が有効
である（キャツシュヒツトと称す）。

キャッシュにデータを書き込む場合、アドレス２１０ｏ
の下位（ＡＬ）によりエントリを選択し、ディレクトリ
部には２１００の上位（ＡＵ）を、有効ビット部には、
′″１″を、データ部には書込データを入力する（有効
ビット部は信号１２１０９がＯＮすることにより入力デ
ータに“１″が選択される）。

信号線２１１３がＯＮのとき、キャッシュを無効化する
がこの場合はアドレス２１０６　（このアドレスは３２
ビツトアドレスの下位のみである）によりエントリを選
択し、有効ビット部の入力データにＪ＃　Ｏｊｌを入力
して書き込む（有効ビット部は信号線２１０８がＯＮす
ることにより入力データ“０”が選択される）。

〔発明の効果〕

本発明によれば、処理装置内部データ処理に影響を与え
ない共有メモリのキャッシュメモリが構成でき、かつ、
スループットの高い共有メモリ装置にも適用可能となる
。

【図面の簡単な説明】

第１図は本発明の実施例図、第２図は本発明の適用され
る共有計算機装置の全体構成側図、第３図はＣＰＵ２の
内部構成側図、第４図はＧＭｌの内部構成側図、第５図
はＧＭＰ２１の実施例図、第６図はＰＯＲＴ１３の実施
例図、第７図はキャッシュメモリの詳細側図である。１・・・共有メモリ装置（ＧＭ）　、２，３．４・・・
プロセッサ（ＣＰＵ）　、１３，１４．１５・・・ポー
ト（ＰＯＲＴ）、１３ａ、２１　ａ−ディレクトリ部。

Claims

【特許請求の範囲】１、複数の処理装置と、該複数の処理装置で共有して使
用される共有メモリ装置とを有すると共に、上記複数の
処理装置の少なくとも１つに第１のディレクトリを設け
、該第１のディレクトリと同一の内容の第２のディレク
トリを上記共有メモリ装置内に設けてなるマルチ計算機
装置。２、複数の処理装置と、該複数の処理装置で共有して使
用される共有メモリ装置とを有すると共に、上記複数の処理装置の少なくとも１つに、共有メモリ装
置のアドレスを保持する第１のディレクトリ・該アドレ
スに対応するデータ部・有効データの有無を示す第１の
有効ビット部より成るキャッシュメモリと、該第１の有
効ビットを無効化する手段とを設け、上記共有メモリ装置に、上記第１のディレクトリと同一
内容の第２のディレクトリ・上記第１の有効ビット部と
同一内容の第２の有効ビット部・共有メモリ装置への書
込みアドレスが上記第２のディレクトリに保持され且つ
対応する有効ビットＯＮしていることを判定する手段・
判定結果“成立”時に該書込みアドレスを対応するキャ
ッシュメモリを有する上記処理装置に報告し、前記処理
装置内の無効化する手段を介して有効ビット部の対応す
るビットを無効化させる指示手段とを設け、てなることを特徴とするマルチ計算機装置。３、上記共有メモリ装置に、前記判定結果“成立”時に
対応するキャッシュメモリを有する処理装置への報告が
終了するまで、該メモリへのアクセスを抑止させる手段
を設けてなる特許請求の範囲第２項記載のマルチ計算機
装置。