JPH04133146A

JPH04133146A - キャッシュメモリ制御方式

Info

Publication number: JPH04133146A
Application number: JP2254083A
Authority: JP
Inventors: Takeshi Kitahara; 北原　毅; Masahito Mihashi; 雅人三橋; Hidenobu Ota; 大田　秀信; Hisao Ise; 尚生伊勢
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-09-26
Filing date: 1990-09-26
Publication date: 1992-05-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕複数のコピーバック方式のキャッシュメモリと少なくと
も１つの共有メモリを備えたシステムにおけるキャッシ
ュメモリ制御方式に関し、バストラフインクを改善して
システム性能を向上することを目的とし、複数のコピーバック方式のキャッシュメモリと、共有メ
モリと、該複数のキャッシュメモリおよび該共有メモリ
を接続するシステムバスとを備え、該各キャッシュメモ
リはそれぞれの内部エントリに有効表示フラグ、変更済
表示フラグ、共有表示フラグおよびアドレスを有してい
るシステムにおけるキャッシュメモリ制御方式であって
、演算装置からの書き込み要求の対象Ｎ域が共存未変更
の場合、書き込みデータを前記キャッシュメモリ内に書
き込むと共に、前記共有メモリにも書き込む手段と、前
記システムバス上の他のキャッシュメモリまたはＩ／Ｏ
デバイスの前記共有メモリへのアクセスを監視する手段
と、前記アクセスの対象領域が変更済領域であった場合
に該アクセスの中断を前記共有メモリに対して行う手段
と、前記変更済領域への他のアクセスを中断した後、当
該領域を共有メモリに書き戻す手段とを具備し、前記演
算装置からの要求データがキャッシュメモリ内に存在し
ない時の共有メモリへのリード要求を、他のキャッシュ
メモリから中断された後、当該他のキャッシュメモリか
らの共有メモリへの書き戻しデータをスチールすること
により実行し、前記共有メモリへのアクセス回数を削減
するように構成する。

〔産業上の利用分野〕

本発明は、キャッシュメモリ制御方式に関し、特に、複
数のコピーバック方式のキャッシュメモリと少なくとも
１つの共有メモリを備えたシステムにおけるキャッシュ
メモリ制御方式に関する。

近年、コンピュータの高速化の要求に伴って演算装置（
プロセッサ）の性能が向上すると共に、複数のプロセッ
サを使うマルチプロセッサシステムが利用されるように
なってきた。このとき、システム全体の性能を最大にす
る鍵として、各プロセッサが要求するバストラフィック
を最小にすることが要望されている。

〔従来の技術〕

近年、キャッシュメモリとしては、バスアクセスの頻度
がストアスル一方式に比して少ないコピーバック方式が
主流となりつつある。このコピーバック方式のキャッシ
ュメモリは、キャッシュデータを書き込み時に「ヒツト
」しても、そのデータを共有するメモリが他に無ければ
バスアクセスは行わない方式のもので、キャッシュデー
タを書き換える毎に共有メモリの書き換えも行い、他の
キャッシュメモリのデータは無効化するコピーバック方
式のキャッシュメモリよりもバスアクセスの頻度を減少
しシステム全体の性能を向上させるものである。

第５図は従来のキャッシュメモリ制御方式の一例を説明
するための図であり、キャッシュメモリ制御方式が適用
されるシステムは、複数のコピーバック方式のキャッシ
ュメモリＭｌ、Ｍ２と、共有メモリＣＭと、これらのキ
ャッシュメモリＭｌ、Ｍ２および共有メモリＣＭを接続
するシステムバスＳＢとを備えている。ここで、各キャ
ッシュメモリＭｌ　、　Ｍ２は、それぞれの内部エント
リに有効表示フラグ■、変更済表示フラグＭ、共有表示
フラグＳおよびアドレスを有している。

第５図（ａ）〜（ｃ）に示されるように、従来のキャッ
シュメモリ制御方式は、キャッシュメモリＭ１が他のキ
ャッシュメモリＭ２　（或いは、Ｉ／Ｏデバイス）等か
らの共有メモリＣＭへのアクセスを監視して、アクセス
対象領域が変更済領域（Ｖ＝１、Ｍ＝１）である場合に
、共有メモリＣＭに対するアクセスを中断してキャッシ
ュメモリＭ１上の対応領域に書き戻し動作（コピーバッ
ク）を行い、その後、キャッシュメモリＭ２　（或いは
、　Ｉ／Ｏデバイス）等が書き換えられた共有メモリ側
に対してアクセスを行うようになっている。次に、この
従来のキャッシュメモリ制御方式を説明する。

まず、第５図（ａ）に示されるように、キャッシュメモ
リＭｌ上に、共有メモリＣＭ上のアドレスＡを含む領域
が登録されており、且つ、該キャッシュメモリＭ１の領
域が既にＣＰＵＩからの書き込み処理により変更済領域
となっている状１！（Ｖ＝１、Ｍ・１）のとき、ＣＰＵ
２からの要求でキャッシュメモリＭ２を通して共有メモ
リ側上のアドレスＡの領域へのアクセスが発生する場合
を考える（第５図（ａ）中、（１）参照）。

このとき、キャッシュメモリＭ１は、共有メモリＣＭに
対するアクセスを監視しており、０２口２から共有メモ
リ側へのアクセスがキャッシュメモリ旧が持っているエ
ントリと同一領域であるかをチエツクする（第５図（ｂ
）中、（２）参照）。

また、第５図（ｂ）に示されるように、前記アクセスが
同一領域である場合には、キャッシュメモリＭ１の内容
を共有メモリＣＭに反映するために、参照符号（１）で
示したＣＰＵ２から共有メモリＣＭへのアクセスを中断
さセる（第５図（ｂ）中、（３）参照）。さらに、ＣＰ
Ｕ２から共有メモリけへのアクセスを中断した後、キャ
ッシュメモリＭ１の内容をコピーバックして共有メモリ
ＣＭ上のエントリデータを書き換える（第５図（ｃ）中
、（４）参照）。そして、第５図（ｃ）に示されるよう
に、前記キャッシュメモリＭ１の内容のコピーバックが
終了した後に、ＣＰＵ２が先刻中断されたアクセスを再
開して、更新された共有メモリＣＭの内容をアクセスす
る（第５図（ｃ）中、（５）参照）。

〔発明が解決しようとする課題〕

第５図を参照して説明したように、従来のキャッシュメ
モリ制御方式においては、例えば、ＣＰＵ２がアクセス
しようとする共有メモリＣＭ内の領域がキャッシュメモ
リＭ１における変更済領域（Ｖ＝１、Ｌｌ）である場合
、ＣＰＵ２から共有メモリＣＭへのアクセスを中断した
後、キャッシュメモリＭ１の内容をコピーバックして共
有メモリＣＭ上のエントリデータを書き換え、その後、
ＣＰＵ２が先に中断されたアクセスを再開して、更新さ
れた共有メモリＣ？ｌの内容をアクセスするようになっ
ている。すなわち、従来のキャッシュメモリ制御方式は
、ＣＰＵ２から共有メモリ側へのアクセスは、キャッシ
ュメモリＭ１の内容をコピーバックして共有メモリＣＭ
上のエントリデータの書き換えが終了した後でなければ
行うことができない。

このように、第５図に示す従来のキャッシュメモリ制御
方式では、中断された要求が共有メモリのリード要求で
あった場合、書き戻す動作の終了後に、再度共有メモリ
に対してリードアクセスを行う必要があり、バストラフ
ィックの改善および性能向上の面で問題となっている。

本発明は、上述した従来のキャッシュメモリ制御方式が
有する課題に鑑み、パストラフィックの改善してシステ
ム性能を向上することを目的とする。

［課題を解決するための手段］本発明によれば、複数のコピーバック方式のキャッシュ
メモリＭ１．Ｍ２．Ｍ３と、共有メモリＣＦ’ｌと、該
複数のキャッシュメモリおよび該共有メモリを接続する
システムバスＳＢとを備え、該各キャッシュメモリはそ
れぞれの内部エントリに有効表示フラグＶ、変更済表示
フラグｈ、共有表示フラグＳおよびアドレスを有してい
るシステムにおけるキャッシュメモリ制御方式であって
、演算装置ＣＰｔ１ｌ、ＣＰＵ２゜ＣＰＵ３からの書き
込み要求の対象領域が共有未変更（Ｖ＝１．Ｍ・０、Ｓ
＝１）の場合、書き込みデータを前記キャッシュメモリ
内に書き込むと共に、前記共有メモリにも書き込む手段
と、前記システムバス上の他のキャッシュメモリまたは
Ｉ／Ｏデバイスの前記共有メモリへのアクセスを監視す
る手段と、前記アクセスの対象領域が変更済領域（Ｖ＝
１．Ｍ＝１）であった場合に該アクセスの中断を前記共
有メモリに対して行う手段と、前記変更済領域への他の
アクセスを中断した後、当該領域を共有メモリに書き戻
す手段とを具備し、前記演算装置からの要求データがキ
ャッシュメモリ内に存在しない時の共有メモリへのリー
ド要求を、他のキャッシュメモリから中断された後、当
該他のキャッシュメモリからの共有メモリへの書き戻し
データをスチールすることにより実行し、前記共有メモ
リへのアクセス回数を削減するようにしたことを特徴と
するキャッシュメモリ制御方式が提供される。

〔作　用〕

本発明のキャッシュメモリ制御方式によれば、演算装置
ＣＰＵＩ　、　ＣＰＵ２．　ＣＰＵ３からの書き込み要
求の対象領域が共有未変更（Ｖ＝１　、　Ｍ＝０、Ｓ＝
１）の場合には、書き込みデータがキャッシュメモリ内
に書き込まれると共に、共有メモリにも書き込まれる。

システムバス上の他のキャッシュメモリまたはＩ／Ｏデ
バイスの共有メモリへのアクセスは監視され、アクセス
の対象領域が変更済領域（Ｖ＝１、Ｍ・１）であった場
合には、該アクセスの中断が共有メモリに対して行われ
る。また、該変更済領域への他のアクセスが中断された
後、当該領域が共有メモリに書き戻される。そして、演
算装置からの要求データがキャッシュメモリ内に存在し
ない時の共有メモリへのリード要求が、他のキャッシュ
メモリから中断された後、当該他のキャッシュメモリか
らの共有メモリへの書き戻しデータをスチールすること
により取り込むようになっている。これにより、共有メ
モリへのアクセス回数を削減することができる。

すなわち、本発明のキャッシュメモリ制御方式によれば
、共有メモリに対するアクセスを中断したキャッシュメ
モリが、共有メモリに対して該当ブロックのデータを書
き戻す際に、アクセスを中断されたキャッシュメモリが
その書き戻しアクセスを監視してデータをスチールする
ようになっている。これによって、書き戻し終了後に再
度リードアクセスする必要が無く、パストラフィックを
改善してシステム性能を向上することができる。

〔実施例〕

以下、図面を参照して本発明に係るキャッシュメモリ制
御方式を詳述する。

第１図は本発明に係るキャッシュメモリ制御方式の原理
を説明するための図である。同図に示されるように、本
発明のキャッシュメモリ制御方式が適用されるシステム
は、複数のコピーパック方式のキャッシュメモリＭＬＭ
２と、共有メモリＣＭと、これらのキャッシュメモリＭ
ｌ　、　？Ｉ２および共有メモリＣＭを接続するシステ
ムバスＳＢとを備えている。

ここで、各キャッシュメモリＭｌ、Ｍ２は、それぞれの
内部エントリに有効表示フラグＶ、変更済表示フラグＭ
、共有表示フラグＳおよびアドレスを有している。

第１図（ａ）〜（ｃ）に示されるように、本発明のキャ
ッシュメモリ制御方式は、キャッシュメモリＭ１が他の
キャッシュメモリＭ２　（或いは、Ｉ／Ｏデバイス）等
からの共有メモリＣＭへのアクセスを監視して、アクセ
ス対象領域が変更済領域（Ｍ、Ｍ＝１）である場合に、
共有メモリ口に対するアクセスを中断してキャッシュメ
モリＭ１上の対応領域に書き戻し動作（コピーパック）
を行うようになっている。このとき、キャッシュメモリ
と２は、書き戻されるデータをスチールして該キャッシ
ュメモリ間内に取り込むようになっている。次に、この
本発明のキャッシュメモリ制御方式を図面を参照して説
明する。

まず、第１図（ａ）に示されるように、キャッシュメモ
リＭｌ上に、共有メモリＣＭ上のアドレスＡを含む領域
が登録されており、且つ、該キャッシュメモリ肘の領域
が既にＣＰＵＩからの書き込み処理により変更済領域と
なっている状態（Ｖ＝ＬＭ、１）のとき、ＣＰＵ２から
の要求でキャッシュメモリＭ２を通して共有メモリＣＭ
上のアドレスＡの領域へのアクセスが発生する場合を考
える（第１図（ａ）中、（１）参照）。

このとき、キャッシュメモリ肘は共有メモリ側に対する
アクセスを監視しており、ＣＰＵ２から共有メモリＣＭ
へのアクセスがキャッシュメモリＭｌが持っているエン
トリと同一領域であるかをチエツクする（第１図（ｂ）
中、（２）参照）。

また、第１図（ｂ）に示されるように、前記アクセスが
同一領域である場合には、キャッシュメモリＭ１の内容
を共有メモリＣＭに反映するために、参照符号（１）で
示したＣＰｔ１２から共有メモリＣＭへのアクセスを中
断させる（第１図（ｂ）中、（３）参照）。さらに、Ｃ
ＰＵ２から共有メモリＣＭへのアクセスを中断した後、
キャッシュメモリＭ１の内容をコピーバックして共有メ
モリＣＭ上のエントリデータを書き換える（第１図（ｃ
）中、（４）参照）。以上の動作は、第５図に示す従来
のキャッシュメモリ制御方式と同様である。

そして、本発明のキャッシュメモリ制御方式では、゛第
１図（ｃ）に示されるように、前記キャッシュメモリＭ
１が共有メモリＣＭに対してコピーバックを行なう際、
中断されたＣＰＵ２　（キャッシュメモリＭ２）側がそ
のライトアクセスをスチールしてデータを取り込むと共
に、キャッシュメモリＭ１によるリードアクセス中断要
求信号をラッチしたレジスタの内容をクリアしてリード
アクセスのリトライを行わないようになっている（第１
図（ｃ）中、（５）′参照）。これにより、コピーパッ
ク動作終了までリードアクセスを中断することが無く、
共有メモリＣＭに対するアクセスを削減することができ
る。

ところで、キャッシュメモリのエントリ上に無い領域に
対して演算装置から書き込み要求がある場合、共有メモ
リ上から対象領域をリードしてキャッシュメモリに登録
してから、演算装置からの書き込みデータをキャッシュ
メモリ上のエントリにのみ反映する。そして、エントリ
状態を変更済（Ｖ＝１、Ｍ＝１）に設定するようなキャ
ッシュメモリを前述のデータスチール方式に使用する場
合を考えると、他のキャッシュメモリの書き戻しデータ
をスチールして登録する際、複数のキャッシュメモリが
同時にスチールを行うと、それぞれのキャッシュメモリ
上で当該エントリが変更済状Ｊ１！（Ｖ＝１゜Ｍ−１）
に設定されてしまうことになる。すなわち、この領域に
対する演算装ｆ　（ＣＰＵ）からのライトデータがキャ
ッシュメモリの外部へ反映されない状態が発生すること
になる。

第２図は本発明のキャッシュメモリ制御方式の一例を説
明するための図である。同図（ａ）において、キャッシ
ュメモリＭＬ　キャッシュメモリＭ２およびキャッシュ
メモリ旧には、演算装置（ＣＰＵＩ　。

ＣＰＵ２．　ＣＰＵ３）からの書き込み要求アドレス領
域に対するエントリが無く、また、該キャッシュメモリ
Ｍ１、Ｍ２、Ｍ３は、共有メモリＣＭから当該アドレス
領域をリードしてキャッシュメモリＭｌ、Ｍ２．Ｍ３に
登録し、ＣＰＵからのライトデータを反映して、状態を
変更済（Ｖ＝１．Ｍ＝１）にするタイプのものであると
する。

これらのキャッシュメモリに対して、第１図を参照して
説明した本発明のキャッシュメモリ制御方式をそのまま
適用すると、ＣＰＵ２およびＣＰＵ３からの共有メモリ
ＣＭへのアクセスをキャッシュメモリＭ１が中断させ（
第２図（ａ）中、（１）参照）、キャッシュメモリ阿１
のエントリを共有メモリ側へコピーバッりする（第２図
（ａ）中、（２）参照）が、このアクセスをキャッシュ
メモリＭ２およびキャッシュメモリ旧がスチールして、
それぞれのキャッシュメモリ間開に登録することになる
（第２図（ａ）中、（３）参照）。

このとき、上述したタイプのキャッシュメモリでは、登
録後のエントリ状態が変更法（Ｍ、Ｍ＝１）に設定され
る。すなわち、該領域に対するＣＰＵからのライトデー
タがそれぞれのキャッシュメモリの中でのみ更新され、
共有メモリＣＭに反映されないことになってしまう（第
２図（ａ）中、（４）参照）。

さらに、この状態で別のキャッシュメモリから当該領域
へのアクセスが入ると、複数のキャッシュメモリからの
同一領域へのコピーバックによりライトデータが消失し
てしまう欠点もある。

そこで、第２図（ｂ）に示されるように、本実施例では
、他のキャッシュメモリがコピーバックしているデータ
をスチールして登録する場合には、常に、変更清秋Ｊｆ
ｆｉ（Ｖ＝１．Ｍ＝１）ではなく共有未変更状Ｊ！！（
Ｖ＝１．Ｍ＝Ｏ，Ｓ・１）として登録エントリに対する
ライトデータを外部に反映させる（第２図（ｂ）中、（
４）゛　参照）ようになっている。これによって、複数
キャッシュの同時スチール動作時のデータネ−致状態を
回避することができる。

ところで、システムバスに接続された成るデノくイスが
コマンドを発行し、それに呼応する応答があるまで該コ
マンドを発行したデバイスがバスロックするハンドシェ
イクバス方式に対して、コマンドを発行した時点でバス
権を開放するスブリ・ントバス方式のものがある。この
スプリットバス方式を本発明のキャッシュメモリ制御方
式に採用した場合、共有メモリのリトライ要求信号発行
のためのバス権獲得が該キャッシュメモリのり一ドデー
タのスチールと時間的に前後する恐れがある。

例えば、該キャッシュメモリの共有メモリへのリードア
クセスが他のキャッシュメモリによって中断された時、
共有メモリが該キャッシュメモリに対してリトライ要求
応答を発行し、その応答のためのバス権獲得が他のキャ
ッシュメモリの共有メモリへの該アドレスのデータの書
き戻し後になった場合、該キャッシュメモリが書き戻し
データをスチールした後にリトライ要求応答を受信する
ことになる。そして、このリトライ要求に従って、該キ
ャッシュメモリがリトライ動作を起こすと、スチールし
たブロックに対して再度リードアクセスを行なうことに
なる。すなわち、共有メモリからのリトライ要求応答に
従って該共有メモリからデータを取り込むと、スチール
により該キャッシュメモリに取り込んだデータと同じデ
ータを再度アクセスすることになり、バスのトラフィッ
クを向上させることができない。

そこで、システムバスがスプリット方式のバスとして構
成されている場合、他のキャッシュメモリからの共有メ
モリへの書き戻しデータをスチールした時は、共有メモ
リからのリトライ要求を保持するレジスタをクリアして
同一のアクセスを共有メモリへ出力しないように構成す
る。

また、システムバスがスプリット方式のバスとして構成
されている場合、他のキャッシュメモリの共有メモリへ
の書き戻しデータをスチールした後、他のキャッシュメ
モリの中断指示に呼応する共有メモリからのリトライ要
求応答を受信した時でも、該リトライ要求応答を無視し
て、スチール後に再度同一アクセスを共有メモリに出力
しないように構成する。

さらに、各キャッシュメモリは、それぞれ演算装置に設
けられた内部キャッシュメモリとして構成することもで
きる。

このように、本発明のキャッシュメモリ制御方式によれ
ば、キャッシュメモリＭ１が共有メモリＣＭに対してコ
ピーバックを行なう際、中断されたＣＰＵ２側がそのラ
イトアクセスをスチールしてデータを取り込むと共に、
キャッシュメモリＭ１によるリードアクセス中断要求信
号をラッチしたレジスタの内容をクリアし、リードアク
セスのリトライを行わないようになっている。また、他
のキャッシュメモリがコピーバックしているデータをス
チールして登録する際には、変更清秋Ｂ（Ｖ＝１．Ｍ＝
１）ではなく共有未変更状態（Ｖ＝１．Ｍ・０、Ｓ＝１
）として設定し、登録エントリに対するライトデータを
外部に反映させることによって、複数キャッシュの同時
スチール動作時のデータ不一致状態を回避するようにな
っている。さらに、キャッシュメモリＭ２の共有メモリ
ＣＭへのリードアクセスがキャッシュメモリＭ１によっ
て中断され、キャッシュメモリＭ１の書き戻しデータを
スチールしてリードした後に共有メモリＣＭからのリト
ライ要求信号をラッチした場合には、該リトライ要求信
号無視して、スチールしデータと同一アドレスのデータ
を再度取り込まないようにして、バスの無駄な使用を無
くすようになっている。

第３図は本発明を実現するキャッシュメモリの一構成例
を示す図である。同図において、参照符号３１はタグ部
（タグメモリ）であって、アクセスデータの物理アドレ
スを記憶するアドレス部、エントリ部、および、３つの
状態フラグＶ、　Ｍ、　Ｓを備えている。この３つの状
態フラグＶ、　Ｍ、　Ｓは、アドレスとデータとの対が
有効であるか否かを示す有効表示フラグ■、データが書
き換えられたか否かを示す変更法表示フラグＭ、および
、当該キャッシュメモリ内のデータが他に共有されてい
るか否かを示す共有表示フラグＳにより構成されている
。

参照符号３２はデータ部を示し、３３は旧Ｔ／ＭＩＳＳ
処理によるＶ、？ｌｌピット制御部よび、ライトアドレ
ス出力、ＳフラグＯＦＦ制御を行う制御部を示す。この
制御部３３には、ＣＰＵからのり一ド／ライト信号。

および、　ＣＰＵアドレスと保持されているアドレスと
を比較器（ＣＭＰ）３８３で比較した出力並びに有効表
示フラグ■の論理積（ＡＮＤゲート３７３）が供給され
、システムバスＳＢへライトアドレスを送出すると共に
、各フラグＶ、Ｍ、Ｓの制御を行うようになっている。

外部アドレスは、比較器（ＣＭＰ）３８１および比較器
（ＣＭＰ）３８２に供給されている。比較器３８１は、
ＡＮＤゲート３７１および中断信号発生回路３５と共に
、中断要求信号を発生するために使用され、外部アドレ
スとそのキャッシュメモリに保持されているアドレスが
一致し、それが有効であり（Ｖ＝１）　、且つ。

そのキャッシュメモリに保持されているデータが書き換
えられている場合（変更済の場合：Ｍ＝１）に中断信号
発生回路３５から中断要求信号が出力されるようになっ
ている。すなわち、システムバスＳＢ上の他のキャッシ
ュメモリまたはＩ／Ｏデバイスの共有メモリ口へのアク
セスを監視して、該アクセスの対象領域が変更済領域（
Ｖ＝１．Ｍ・１）であった場合に、上記中断要求信号に
より該アクセスの中断を共有メモリＣＭに対して通知す
るようになっている。

また、比較器３８２は、ＡＮＤゲート３７２およびシー
ケンサ３６と共に、他のキャッシュメモリからの共有メ
モリへの書き戻しデータのスチール処理に使用され、外
部アドレスとＣＰＵからの要求データのアドレスが一致
し、且つ、ライト要求がある場合に、シーケンサ３６か
らＲＡＭへの書き込みパルスが出力されるようになって
いる。この書き込みパルスは、タグ部３１のエントリお
よびデータ部３３に供給されそれぞれアドレスおよびデ
ータが登録されるようになっている。これによって、Ｃ
ＰＵからの要求データがキャッシュメモリ内に存在しな
い時の共有メモリへのリード要求が、他のキャッシュメ
モリから中断された後、当該能のキャッシュメモリから
の共有メモリへの書き戻しデータをスチールすることが
できるようになっている。

ここで、データ部３２のバッファは、外部データバスに
繋がれ、例えば、４ワ一ド分のデータが１つのブロック
として登録されるようになっている。

また、比較器３８２の出力は、エントリ制御回路３４に
も供給され、該エントリ制御回路３４によりタグ部３１
のエントリが制御されるようになっている。

第４図は本発明が適用されるキャッシュメモリの一例の
状態遷移図であり、第２図に示すキャッシュメモリ制御
方式における状態遷移図を示すものである。第４図にお
いて、状態Ｉはキャッシュメモリに保持されているデー
タ（対象となる領域）が無効（Ｖ・０）であることを示
し、状態Ｕはキャッシュメモリに保持されているデータ
が共有未変更（Ｖ＝１．Ｍ・０、Ｓ＝１）であることを
示し、そして、状態Ｍはキャッシュメモリに保持されて
いるデータが変更済（Ｖ＝１、Ｍ＝１）であることを示
している。同図中、■ばｌブロックリードによる状ｔｌ
ｉＩから状態Ｕへの遷移を示し、■は自分のライトアク
セスヒツト、ストアスルー、他のキャッシュをバッファ
インバリデートによる状態Ｕから状態Ｍへの遷移を示し
、■はリードモディファイドライト（ＲｅａｄＭｏｄｉ
ｆｉｅｄ　Ｗｒｉｔｅ）による状態Ｉから状態Ｍへの遷
移を示し、■は他のデバイスのリードアクセスに起因す
るコピーバックによる状態Ｍから状Ｍ１．Ｕへの遷移を
示し、また、■は他のデバイスのリードモディファイド
ライト或いはライトアクセスに起因するコピーバックに
よる状態Ｍから状態Ｉへの遷移を示している。

そして、第４図中、■はリードモディファイドライト時
に他のキャッシュメモリのコピーバックをスチールして
登録することによる状態Ｉから状ＩＩＵへの遷移を示し
ている。すなわち、ＣＰＵからの書き込み要求の対象領
域がキャッシュメモリ内に存在しない場合（状１１１：
Ｖ＝０）、該キャッシュメモリは共有メモリから該対象
領域の１ブロックをリードして当該キャッシュメモリに
登録した後、ｙｃｐｖからの書き込みデータを該キャッ
シュメモリ上にのみ書き込みそのブロックを変更済領域
に設定するが、他のキャッシュメモリの書き戻しデータ
をスチールして内部に登録する際は、共有未変更領域（
状態Ｕ：ｖ・ｌ、Ｍ＝０，５＝１）とすることにより複
数キャッシュの同時スチール時におけるデータ不一致状
態を回避するようになっている。

〔発明の効果〕

以上説明したように本発明によれば、キャッシュメモリ
のリード要求が他のキャッシュメモリから中断された後
、他のキャッシュメモリからの共有メモリへの書き戻し
データをスチールすることによって、パストラフィック
の改善およびシステム性能の向上を行うことができる。

【図面の簡単な説明】

第１図は本発明に係るキャッシュメモリ制御方式の原理
を説明するための図、第２図は本発明のキャッシュメモリ制御方式の一例を説
明するための図、第３図は本発明を実現するキャッシュメモリの一構成例
を示す図、第４図は本発明が適用されるキャッシュメモリの一例の
状態遷移図、第５図は従来のキャッシュメモリ制御方式の一例を説明
するための図である。（符号の説明）ＣＰＵ１、ＣＰＵ２．ＣＰＵ３・・・演算装置、Ｍ１、
Ｍ２、Ｍ３・・・キャッシュメモリ、ＣＭ・・・共有メ
モリ、ＳＢ・・・システムバス、 ■・・・有効表示フラグ、Ｍ・・・変更済表示フラグ、Ｓ・・・共有表示フラグ。（ｃ）第１図無効Ｕ：共有未変更変更法１ブロックリードリードモディファイドライト他のデバイスのリードアクセスによるコピーバンクＯ： ■：本発明が適用されるキャッシュメモリの一例の状態遷移
図第４図

Claims

【特許請求の範囲】１、複数のコピーバック方式のキャッシュメモリ（Ｍ１
、Ｍ２、Ｍ３）と、共有メモリ（ＣＭ）と、該複数のキ
ャッシュメモリおよび該共有メモリを接続するシステム
バス（ＳＢ）とを備え、該各キャッシュメモリはそれぞ
れの内部エントリに有効表示フラグ（Ｖ）、変更済表示
フラグ（Ｍ）、共有表示フラグ（Ｓ）およびアドレスを
有しているシステムにおけるキャッシュメモリ制御方式
であって、演算装置（ＣＰＵ１、ＣＰＵ２、ＣＰＵ３）からの書き
込み要求の対象領域が共有未変更（Ｖ＝１、Ｍ＝０、Ｓ
＝１）の場合、書き込みデータを前記キャッシュメモリ
内に書き込むと共に、前記共有メモリにも書き込む手段
と、前記システムバス上の他のキャッシュメモリまたは
Ｉ／Ｏデバイスの前記共有メモリへのアクセスを監視す
る手段と、前記アクセスの対象領域が変更済領域（Ｖ＝１、Ｍ＝１
）であった場合に該アクセスの中断を前記共有メモリに
対して行う手段と、前記変更済領域への他のアクセスを中断した後、当該領
域を共有メモリに書き戻す手段とを具備し、前記演算装
置からの要求データがキャッシュメモリ内に存在しない
時の共有メモリへのリード要求を、他のキャッシュメモ
リから中断された後、当該他のキャッシュメモリからの
共有メモリへの書き戻しデータをスチールすることによ
り実行し、前記共有メモリへのアクセス回数を削減する
ようにしたことを特徴とするキャッシュメモリ制御方式
。２、前記演算装置からの書き込み要求の対象領域が前記
キャッシュメモリ内に存在しない場合、該キャッシュメ
モリは前記共有メモリから該対象領域の１ブロックをリ
ードして当該キャッシュメモリに登録した後、該演算装
置からの書き込みデータを該キャッシュメモリ上にのみ
書き込みそのブロックを変更済領域に設定するキャッシ
ュメモリにおいて、他のキャッシュメモリの書き戻しデ
ータをスチールして内部に登録する際は、共有未変更領
域（Ｖ＝１、Ｍ＝０、Ｓ＝１）とすることにより複数キ
ャッシュの同時スチール時におけるデータ不一致状態を
回避するようにした請求項１記載のキャッシュメモリ制
御方式。３、前記システムバスはスプリット方式のバスとして構
成され、前記共有メモリは前記中断指示に対応してリト
ライ要求を応答する手段を有し、前記キャッシュメモリ
は前記共有メモリへのアクセスにおいて他のキャッシュ
メモリからの中断指示に呼応する該共有メモリからのリ
トライ要求を保持するレジスタを備え、該他のキャッシ
ュメモリからの共有メモリへの書き戻しデータをスチー
ルした時は該レジスタをクリアして同一のアクセスを共
有メモリへ出力しないようにした請求項１記載のキャッ
シュメモリ制御方式。４、前記システムバスはスプリット方式のバスとして構
成され、前記共有メモリは前記中断信号に対応してリト
ライ要求を応答する手段を有し、前記キャッシュメモリ
は中断されたアクセス領域に対する他のキャッシュメモ
リの共有メモリへの書き戻しデータをスチールした後、
前記共有メモリからの他のキャッシュメモリの中断指示
に呼応するリトライ要求応答を受信した場合に該リトラ
イ要求応答に無視する手段を備え、スチール後に再度同
一アクセスを共有メモリに出力しないようにした請求項
１記載のキャッシュメモリ制御方式。５、前記複数のキャッシュメモリは、それぞれ演算装置
に設けられた内部キャッシュメモリとして構成されてい
る請求項１記載のキャッシュメモリ制御方式。