JPH04245350A - キャッシュ一致化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のプロセッサが
１つのメモリを共有する密結合マルチプロセッサシステ
ムに係り、特に各プロセッサにそれぞれ設けられたキャ
ッシュ（プライベートキャッシュ）を一致化させるため
のキャッシュ一致化方式に関する。

【０００２】

【従来の技術】複数のプロセッサが１つのメモリを共有
するいわゆる共有メモリ型の密結合マルチプロセッサシ
ステムでは、各プロセッサにそれぞれプライベートキャ
ッシュが設けられるのが一般的である。この種のシステ
ムでは、複数のプロセッサが同一メモリアドレスのデー
タをそれぞれのプライベートキャッシュ上に保持してい
る状態が起こり得る。

【０００３】さて、上記したような状態にあるプロセッ
サのうちの１つがそのデータ（同一メモリアドレスのデ
ータ）を更新した場合には、他のプロセッサの該当デー
タは古い値となってしまう。この古い値は、論理的にそ
のプロセッサが用いてはならないデータである。このた
め、一般には、このデータが格納されているキャッシュ
ライン（キャッシュブロック）を無効化するか、或いは
更新されたデータに改めるかの処理を行わなければなら
ない。この処理はキャッシュの一致化処理と呼ばれるも
のである。

【０００４】従来、キャッシュの一致化処理は次のよう
な手順で行われていた。 （１）まず、各プロセッサは、他のプロセッサのメモリ
ライトアクセスを監視して、アドレス空間上のどのメモ
リアドレスのデータを更新したかを知る。 （２）次に各プロセッサは、更新されたアドレスのデー
タ（該当データ）を自身のキャッシュ上に保持している
か否かを調べる。 （３）もし、該当データが自キャッシュ上にある場合に
は、そのプロセッサはキャッシュ上の該当するキャッシ
ュラインを無効化或いは更新する。

【０００５】さて、以上のキャッシュ一致化処理手順の
うち、（１），（２）の処理は、他のプロセッサがメモ
リライトアクセスする毎に実行しなければならないもの
である。しかし、この（１），（２）の処理を各プロセ
ッサが実行するには、各プロセッサのオーバヘッドの増
大を伴うことから、システム全体の性能低下を招くとい
う問題があった。

【０００６】

【発明が解決しようとする課題】上記したように従来は
、各プロセッサがプライベートキャッシュを持つ密結合
マルチプロセッサシステムでは、キャッシュ一致化のた
めに、各プロセッサが他のプロセッサのメモリライトア
クセスを監視して、どのメモリアドレスのデータを更新
したかを知り、更に更新されたアドレスのデータが自キ
ャッシュ上に存在するか否かを調べる処理が必ず必要で
あり、各プロセッサのオーバヘッドの増大によるシステ
ム性能の低下を招くという問題があった。特に、上記の
処理の結果、自キャッシュ上に該当データを持たないこ
とを判別したプロセッサ、即ちキャッシュ一致化の必要
性のないプロセッサでは、上記の処理が無駄となる問題
があった。

【０００７】また、プロセッサ数が多く、したがって複
数プロセッサがほぼ同時にメモリアクセスを行う確率が
極めて高いシステムでは、各プロセッサにおいて上記の
処理を行うことが処理速度の点で困難となる問題もあっ
た。

【０００８】この発明は上記事情に鑑みてなされたもの
でその目的は、各プロセッサがプライベートキャッシュ
を持つ密結合マルチプロセッサシステムにおいて、本来
キャッシュ一致化の必要のないプロセッサを、極力キャ
ッシュ一致化処理から解放でき、もってシステム全体の
性能向上が図れるキャッシュ一致化方式を提供すること
にある。

【０００９】

【課題を解決するための手段】この発明は、各プロセッ
サがそれぞれプライベートキャッシュを持つ密結合マル
チプロセッサシステムにおいて、上記各プロセッサによ
って共有されるメモリに、同メモリ上のデータが各プロ
セッサのキャッシュ上でどのような保持状態にあるかを
示すタグ情報をキャッシュライン単位で保持するタグ保
持手段と、プロセッからのメモリアクセス要求時に、少
なくとも対応キャッシュラインのタグ情報をもとに、キ
ャッシュ一致化処理が必要であるか否かを判定して、そ
の判定結果を上記各プロセッサに通知すると共に、タグ
保持手段内の該当タグ情報を更新する判定手段とを設け
、この判定手段からキャッシュ一致化処理が必要である
ことが通知された場合だけ、プロセッサでのキャッシュ
一致化処理が実行されるようにしたたことを特徴とする
ものである。

【００１０】

【作用】上記の構成において、メモリに設けられたタグ
保持手段に保持されるタグ情報は、そのメモリ上の該当
データ（１キャッシュライン分のデータ）が各プロセッ
サのキャッシュ（プライベートキャッシュ）上でどのよ
うな保持状態にあるかを示すもので、例えば次の（ａ）
，（ｂ）のいずれかが適用可能である。

【００１１】（ａ）マルチプロセッサシステム内のプロ
セッサの台数と等しいビット数のフラグ情報をタグ情報
とするもの。このタグ情報では、同情報の各ビット毎に
プロセッサが対応付けられており、そのビット状態によ
り、メモリ上の該当データが対応するプロセッサのキャ
ッシュに保持されているか否かが示される。

【００１２】（ｂ）メモリ上の該当データが幾つかのプ
ロセッサ間で共有されているか否かを示すタグ情報、更
に具体的に述べるならば、メモリ上の該当データが、各
プロセッサのいずれのキャッシュにも保持されていない
第１の状態（初期状態）、各プロセッサのうちのいずれ
か１つのプロセッサのキャッシュのみに保持されている
第２の状態（独占中）、および各プロセッサのうちの２
つ以上のプロセッサのキャッシュに保持されている第３
状態（共有中）のいずれかを示すタグ情報である。

【００１３】上記（ａ）のタグ情報を適用する方式では
、判定手段は、どのプロセッサがキャッシュ上に該当デ
ータを保持しているかをタグ情報によって判別すること
ができる。このため、キャッシュ一致化処理を必要とす
るプロセッサだけに同処理を要求することが可能となり
、一致化処理が必要でないプロセッサにおいて無駄な一
致化処理が行われるのを完全に避けることができる。 但し、タグ情報のためのメモリ量が多くなる。

【００１４】一方、上記（ｂ）のタグ情報を適用する方
式では、どのプロセッサがキャッシュ一致化処理を必要
とするかは判別できないものの、キャッシュ一致化処理
を必要とするプロセッサが存在するか否かは判別できる
。具体的には、キャッシュミスヒット時のメモリライト
アクセスで且つタグ情報により第２または第３の状態（
独占中または共有中）が示されている場合、およびキャ
ッシュヒット時のメモリライトアクセスで且つタグ情報
により第３の状態（共有中）が示されている場合には、
キャッシュ一致化処理を必要とするプロセッサが必ず存
在することが判別できる。したがって判定手段は、この
ようなプロセッサが存在することを判別した場合に限り
各プロセッサに一致化処理を要求すればよい。

【００１５】即ち、上記（ｂ）の方式では、キャッシュ
一致化処理を必要とするプロセッサが１つも存在しない
場合には、判定手段から各プロセッサに対して一致化処
理要求を出さずに済むので、このような場合でも各プロ
セッサが一致化処理を行ってしまうという無駄がなくな
る。この（ｂ）の方式では、一致化処理が必要でないプ
ロセッサにおいて無駄な一致化処理が行われるのを完全
に避けることはできないものの、タグ情報をプロセッサ
の台数に無関係に２ビットで構成することができるため
、タグ情報のためのメモリ量が少なくて済む。

【００１６】

【実施例】図１は本発明を適用する密結合マルチプロセ
ッサシステムにおけるメインメモリの一実施例を示すブ
ロック構成図、図２は上記マルチプロセッサシステムの
ブロック構成図である。

【００１７】図２において、１０はメインメモリ（主記
憶装置）、２０−０，２０−１…２０−ｎはメインメモ
リ１０を共有するＣＰＵ（プロセッサ）である。ＣＰＵ
２０−０〜２０−ｎは、メインメモリ１０の記憶データ
の一部の写しが置かれる、例えばライトスルー方式のキ
ャッシュ（プライベートキャッシュ）２１−０〜２１−
ｎを持っている。ライトスルー方式とは、キャッシュに
ヒットしたか否かに無関係に、該当データをメインメモ
リ１０に書込むためのメモリアクセス（メモリライトア
クセス）が発生するものである。メインメモリ１０およ
びＣＰＵ２０−０〜２０−ｎは、システムバス等で代表
されるメモリ−ＣＰＵ結合網３０により結合されている
。

【００１８】メインメモリ１０は、図１に示すように、
各種プログラム、データ等を記憶するためのメモリ部１
１を有している。このメモリ部１１には、図２に示すキ
ャッシュ２１−０〜２０−ｎの１キャッシュライン（キ
ャッシュブロック）に相当するデータサイズ毎に、２ビ
ットのタグ情報が付加されている。具体的には、メモリ
部１１のメモリ空間をキャッシュラインに相当するデー
タサイズで分割したブロック数分のタグ情報を保持する
ための例えばＲＡＭ構成のタグメモリ１２が、メモリ部
１１に付加されている。

【００１９】上記２ビットのタグ情報は、メモリ部１１
上の該当メモリデータがキャッシュ２１−０〜２１−ｎ
上でどのような保持状態にあるかを示すもので、具体的
な定義内容は次の通りである。

【００２０】００：初期状態（どのＣＰＵも該当データ
をキャッシングしていない） ０１：独占中（１ＣＰＵだけが該当データを自キャッシ
ュに保持している） １０：共有中（複数のＣＰＵが該当データを自キャッシ
ュに保持している。但し、どのＣＰＵがデータを保持し
ているかは不明） １１：未定義

【００２１】メインメモリ１０はまた、ＣＰＵ２０−０
〜２０−ｎのいずれかからメモリ−ＣＰＵ結合網３０を
介して転送されるメモリアクセス要求信号ＲＥＱ（リー
ドまたはライトアクセス要求信号）をラッチするメモリ
アクセス要求レジスタ（ＲＥＱレジスタ）１３、メモリ
アクセス要求元ＣＰＵのＣＰＵ番号＃ｉ（ｍビット）を
ラッチするＣＰＵ番号レジスタ（＃ｉレジスタ）１４、
およびメモリアクセス要求元ＣＰＵにおいてメモリアク
セス要求時にキャッシュにミスヒットしたか否かを示す
キャッシュミス／ヒット信号Ｍ／Ｈをラッチするキャッ
シュミス／ヒットレジスタ（Ｍ／Ｈレジスタ）１５を有
している。このＣＰＵ番号＃ｉおよびキャッシュミス／
ヒット信号Ｍ／Ｈも、メモリアクセス要求元ＣＰＵから
転送されるものである。なお、ＣＰＵ２０−０，２０−
１…２０−ｎのＣＰＵ番号＃ｉは、それぞれ「０」，「
１」…「ｎ」であるものとする。

【００２２】メインメモリ１０は更に、メモリ部１１の
アドレス（メモリアドレス）をラッチするメモリアドレ
スレジスタ（ＭＡＲ）１６、メモリ部１１のリード／ラ
イトデータをラッチするメモリデータレジスタ（ＭＤＲ
）１７、およびＣＰＵ２０−０〜２０−ｎのいずれかか
らのメモリアクセス要求を受けた際に、キャッシュ一致
化処理が必要なＣＰＵが存在するか否かを判定するため
の判定回路１８を有している。なお図１では、メモリコ
ントローラ等、本発明に直接関係しない部分については
省略されている。

【００２３】判定回路１８は、ＲＥＱレジスタ１３の出
力（メモリアクセス要求信号ＲＥＱ）、Ｍ／Ｈレジスタ
１５の出力（キャッシュミス／ヒット信号Ｍ／Ｈ）、お
よびＭＡＲ１６の示すメモリアドレスに対応するタグメ
モリ１２上の２ビットタグ情報（参照タグ情報）をもと
に、キャッシュ一致化処理が必要なＣＰＵが存在するか
否かを判定して、キャッシュ一致化処理を要求するアド
レスチェック信号１９を出力する機能を有する。判定回
路１８はまた、参照タグ情報の更新情報（更新タグ情報
）を生成する機能を有する。この判定回路１８の動作機
能を図３に整理して示す。

【００２４】次に、この発明の一実施例の動作を、図１
乃至図３を適宜参照して説明する。今、ＣＰＵ２０−０
においてライトアクセス要求が発生したものとする。こ
の場合、ライトスルー方式を適用していることから、キ
ャッシュ２１−０にヒットしたか否かに無関係にメイン
メモリ１０に対するメモリアクセス（メモリライトアク
セス）が生じる。即ち、ＣＰＵ２０−０は、メモリライ
トを要求するメモリアクセス要求信号ＲＥＱ、ＣＰＵ２
０−０を示すＣＰＵ番号＃ｉ、メモリアドレス、および
ライトデータを、メモリ−ＣＰＵ結合網３０を介してメ
インメモリ１０に出力する。ＣＰＵ２０−０からの信号
ＲＥＱはＲＥＱレジスタ１３に、ＣＰＵ番号＃ｉは＃ｉ
レジスタ１４に、メモリアドレスはＭＡＲ１６に、ライ
トデータはＭＤＲ１７に、それぞれラッチされる。そし
て、ＲＥＱレジスタ１３の指定するメモリライトアクセ
スが、図示せぬメモリコントローラの制御により、ＭＡ
Ｒ１６の指定するメモリ部１１の領域を対象に行われる
。このとき、ＭＡＲ１６の指定するメモリ部１１の領域
を含む１キャッシュライン相当のブロックに対応するタ
グメモリ１２内タグ情報が読出され、（参照タグ情報と
して）判定回路１８に供給される。

【００２５】さて本実施例では、メインメモリ１０に対
するメモリアクセス要求時には、その要求元ＣＰＵでの
キャッシュミス／ヒットの判定結果を示すキャッシュミ
ス／ヒット信号Ｍ／Ｈも、要求元ＣＰＵからメインメモ
リ１０に出力される。したがって上記の例では、ＣＰＵ
２０−０からメインメモリ１０に対してキャッシュミス
／ヒット信号Ｍ／Ｈが出力されることになる。

【００２６】メモリアクセス要求元のＣＰＵ２０−０か
ら出力された信号Ｍ／Ｈは、メインメモリ１０内のＭ／
Ｈレジスタ１５を介して判定回路１８に供給される。こ
の判定回路１８には、ＲＥＱレジスタ１３の出力（メモ
リアクセス要求信号ＲＥＱ）も供給される。また判定回
路１８には、前記したように、タグメモリ１２から読出
されたタグ情報（参照タグ情報）も供給される。このタ
グ情報は、メモリ部１１上のメモリアクセス対象領域を
含む１キャッシュライン相当のブロックのデータが各Ｃ
ＰＵのキャッシュ上でどのような保持状態にあるかを示
している。

【００２７】判定回路１８は、以上のメモリアクセス要
求信号ＲＥＱの状態（メモリリードアクセスか、或いは
メモリライトアクセスか）、キャッシュミス／ヒット信
号Ｍ／Ｈの状態（キャッシュミスか或いはヒットか）、
および参照タグ情報をもとに、各ＣＰＵ２０−０〜２０
−ｎに共通に出力するアドレスチェック信号１９、およ
びタグメモリ１２に出力する更新タグ情報を、図３の論
理に従って生成する。この判定回路１８の動作を、（Ａ
）キャッシュミス時のメモリライトアクセスの場合、（
Ｂ）キャッシュヒット時のメモリライトアクセスの場合
、（Ｃ）キャッシュミス時のメモリリードアクセスの場
合のそれぞれについて以下に説明する。なお、リードヒ
ット時はメモリアクセスはない。

【００２８】 （Ａ）キャッシュミス時のメモリライトアクセスの場合
まず、キャッシュミス時のメモリライトアクセスで、参
照タグ情報が“００”の場合について説明する。この場
合、判定回路１８は、どのＣＰＵも該当データを自身の
キャッシュに保持しておらず、したがってキャッシュ一
致化処理は不要であるものと判定し、アドレスチェック
信号１９をオフする。この結果、各ＣＰＵ２０−０〜２
０−ｎ（特に、アクセス要求元でないＣＰＵ２０−１／
２０−ｎ）が不要なキャッシュ一致化処理を行う無駄が
防止できる。また判定回路１８は、メモリライトアクセ
スの後は、アクセス要求元ＣＰＵ（ここではＣＰＵ２０
−０）のみが自キャッシュ（キャッシュ２１−０）に該
当データを持つことになるため、独占中を示す更新タグ
情報“０１”を生成する。この更新タグ情報はタグメモ
リ１２に供給され、前記したタグ情報のリード動作に続
くライト動作により、元のタグ情報“００”が“０１”
に更新される。

【００２９】次に、キャッシュミス時のメモリライトア
クセスで、参照タグ情報が“０１”の場合について説明
する。この場合、判定回路１８は、アクセス要求元以外
のＣＰＵが該当データを独占中であり、したがって（そ
のＣＰＵでの）キャッシュ一致化処理が必要であるもの
として、アドレスチェック信号１９をオンする。このア
ドレスチェック信号１９は全てのＣＰＵ２０−０〜２０
−ｎに共通に転送され、これによりアクセス要求元ＣＰ
Ｕを除く全ＣＰＵでキャッシュ一致化処理が行われる。 また判定回路１８は、上記のキャッシュ一致化処理とメ
モリライトアクセスの後は、アクセス要求元ＣＰＵ（２
０−０）のみが自身のキャッシュ（２１−０）に該当デ
ータを持つことになるため、参照タグ情報と同じ独占中
を示す更新タグ情報“０１”を生成する。

【００３０】次に、キャッシュミス時のメモリライトア
クセスで、参照タグ情報が“１０”の場合について説明
する。この場合、判定回路１８は、アクセス要求元以外
で複数のＣＰＵが該当データを共有中であり、したがっ
て（それらのＣＰＵでの）キャッシュ一致化処理が必要
であるものとして、アドレスチェック信号１９をオンす
る。これによりアクセス要求元ＣＰＵを除く全ＣＰＵで
キャッシュ一致化処理が行われる。また判定回路１８は
、上記のキャッシュ一致化処理とメモリライトアクセス
の後は、アクセス要求元ＣＰＵ（２０−０）のみが該当
データを持つことになるため、独占中を示す更新タグ情
報“０１”を生成する。この結果、元のタグ情報“１０
”が“０１”に更新される。

【００３１】（Ｂ）キャッシュヒット時のメモリライト
アクセスの場合 まず、キャッシュヒット時のメモリライトアクセスで、
参照タグ情報が“００”の場合について説明する。この
場合、判定回路１８は、どのＣＰＵも該当データを自身
のキャッシュに保持しておらず、したがってキャッシュ
一致化処理は不要であるものと判定し、アドレスチェッ
ク信号１９をオフする。この結果、各ＣＰＵ２０−０〜
２０−ｎ（特に、アクセス要求元でないＣＰＵ２０−１
／２０−ｎ）が不要なキャッシュ一致化処理を行う無駄
が防止できる。また判定回路１８は、メモリライトアク
セスの後は、アクセス要求元ＣＰＵ（２０−０）のみが
該当データを持つことになるため、独占中を示す更新タ
グ情報“０１”を生成する。この結果、元のタグ情報“
００”が“０１”に更新される。

【００３２】次に、キャッシュヒット時のメモリライト
アクセスで、参照タグ情報が“０１”の場合について説
明する。この場合、判定回路１８は、アクセス要求元の
ＣＰＵ（ＣＰＵ２０−０）が該当データを独占中であり
、したがってキャッシュ一致化処理は不要であるものと
して、アドレスチェック信号１９をオフする。この結果
、各ＣＰＵ２０−０〜２０−ｎ（特に、アクセス要求元
でないＣＰＵ２０−１／２０−ｎ）が不要なキャッシュ
一致化処理を行う無駄が防止できる。また判定回路１８
は、アクセス要求元ＣＰＵ（２０−０）のみが依然とし
て該当データを持つことになるため、参照タグ情報と同
じ独占中を示す更新タグ情報“０１”を生成する。

【００３３】次に、キャッシュヒット時のメモリライト
アクセスで、参照タグ情報が“１０”の場合について説
明する。この場合、判定回路１８は、アクセス要求元Ｃ
ＰＵを含む複数のＣＰＵが該当データを共有中であり、
したがってキャッシュ一致化処理が必要であるものとし
て、アドレスチェック信号１９をオンする。これにより
アクセス要求元ＣＰＵを除く全ＣＰＵでキャッシュ一致
化処理が行われる。また判定回路１８は、上記のキャッ
シュ一致化処理によりアクセス要求元ＣＰＵ（２０−０
）のみが該当データを持つことになるため、独占中を示
す更新タグ情報“０１”を生成する。この結果、元のタ
グ情報“１０”が“０１”に更新される。

【００３４】 （Ｃ）キャッシュミス時のメモリリードアクセスの場合
キャッシュミス時のメモリリードアクセスの場合には、
明らかなように、ＣＰＵ２０−０〜２０−ｎのいずれに
おいてもキャッシュ一致化処理は不要であるため、判定
回路１８はアドレスチェック信号１９をオフする。但し
、メモリリードアクセスの場合でも、更新タグ情報が生
成され、タグ情報の更新が行われる。

【００３５】即ち判定回路１８は、参照タグ情報が“０
０”であるならば、メモリリードアクセスの後は、アク
セス要求元ＣＰＵ（２０−０）のみが自身のキャッシュ
（２１−０）に該当データを持つことになるため、独占
中を示す更新タグ情報“０１”を生成する。この結果、
元のタグ情報“００”が“０１”に更新される。

【００３６】また判定回路１８は、参照タグ情報が“０
１”であるならば、メモリリードアクセスの後は、アク
セス要求元ＣＰＵ（２０−０）を含む複数のＣＰＵが該
当データを持つことになるため、共有中を示す更新タグ
情報“１０”を生成する。この結果、元のタグ情報“０
１”が“１０”に更新される。

【００３７】また判定回路１８は、参照タグ情報が“１
０”であるならば、複数のＣＰＵが該当データを持つこ
とから、参照タグ情報と同じ共有中を示す更新タグ情報
“１０”を生成する。

【００３８】上記したように本実施例では、ＣＰＵから
のメモリアクセス要求に応じて、タグメモリ１２からの
タグ情報読出しと、同読出しに続くタグメモリ１２上の
同一領域へのタグ情報（更新タグ情報）書込みとを行う
必要があるため、オーバヘッドとなる虞がある。しかし
、このタグ情報読出しおよび書込みは、タグメモリ１２
（を構成するＲＡＭ）のリードモディファイライト動作
を利用することで、オーバヘッドなしに高速に行うこと
ができる。

【００３９】以上は、２ビットのタグ情報（タイプｂの
タグ情報と呼ぶ）により、１ＣＰＵだけが該当データを
保持している独占中か、或いは複数のＣＰＵが該当デー
タを保持している共有中かなどを示す場合について説明
したが、これに限るものではない。例えば、ＣＰＵの台
数分のビット数のフラグ情報をタグ情報（タイプａのタ
グ情報と呼ぶ）として用い、同情報の各ビットにＣＰＵ
を割当て、そのビット状態により、メモリ部１１上の該
当データが対応するＣＰＵのキャッシュに保持されてい
るか否かを示すようにすることも可能である。

【００４０】図４は上記したタイプａのタグ情報を図２
のシステムに適用した場合のメインメモリ１０のブロッ
ク構成図、図５は同タグ情報の各ビットと図２のシステ
ム中のＣＰＵ２０−０〜２０−ｎとの対応関係を示す図
である。図５に示すタグ情報は、ｎ＋１ビットで構成さ
れ、ビット０，１…ｎは、メモリ部１１上の該当データ
がそれぞれＣＰＵ２０−０，２０−１…２０−ｎのキャ
ッシュ２１−０，２１−１…２１−ｎに保持されている
か否かを示す。

【００４１】図４において、４２は図１のタグメモリ１
２と同様のタグメモリ、４８は図１の判定回路１８と同
様の判定回路である。但しタグメモリ４２は、タグメモ
リ１２と異なって、図５に示すｎ＋１ビットのタグ情報
をキャッシュライン単位で保持するのに用いられる。一
方、判定回路４８は、ＲＥＱレジスタ１３の出力（メモ
リアクセス要求信号ＲＥＱ）、＃ｉレジスタ１４の出力
（ＣＰＵ番号＃ｉ）、およびＭＡＲ１６の示すメモリア
ドレスに対応するタグメモリ４２上のｎ＋１ビットのタ
グ情報（参照タグ情報）をもとに、キャッシュ一致化処
理が必要なＣＰＵを判定して、ＣＰＵ２０−０〜２０−
ｎ毎にキャッシュ一致化処理の必要／不要を示すアドレ
スチェック信号４９−０〜４９−ｎを出力する機能を有
する。判定回路４８はまた、参照タグ情報の更新情報（
更新タグ情報）を生成する機能を有する。タグメモリ４
２および判定回路４８以外については、図１の構成と同
じであり、説明を省略する。

【００４２】判定回路４８の動作機能を図６に整理して
示す。図６から明らかなように、判定回路４８の動作は
、メモリアクセス要求元ＣＰＵ２０−ｉ（ｉ＝０〜ｎ）
からのメモリアクセス要求信号ＲＥＱによってメモリリ
ードアクセス（キャッシュミス時のメモリリードアクセ
ス）が示されている場合と、メモリライトアクセス（キ
ャッシュミスまたはキャッシュヒット時のメモリライト
アクセス）が示されている場合とで異なる。

【００４３】まず（キャッシュミス時の）メモリリード
アクセスの場合は、判定回路４８は、アドレスチェック
信号４９−０〜４９−ｎを全てオフする。また判定回路
４８は、メモリリードアクセスの後はアクセス要求元Ｃ
ＰＵ２０−ｉが新たに該当データを持つことになること
から、タグメモリ４２から読出されるｎ＋１ビットの参
照タグ情報（図５参照）のうち、＃ｉレジスタ１４の出
力（ＣＰＵ番号＃ｉ）で示されるビットｉ（アクセス要
求元ＣＰＵ２０−ｉに対応するビットｉ）をオンし、他
をそのままとして、ｎ＋１ビットの更新タグ情報を生成
する。

【００４４】次に（キャッシュミスまたはキャッシュヒ
ット時の）メモリライトアクセスの場合は、判定回路４
８は、タグメモリ４２から読出される参照タグ情報の各
ビット０〜ｎをそのままアドレスチェック信号４９−０
〜４９−ｎとしてＣＰＵ２０−０〜２０−ｎに出力する
。この結果、アドレスチェック信号４９−ｊ（ｊ＝０〜
ｎ、但しｊ≠ｉ）がオンのＣＰＵ２０−ｊだけが、即ち
アクセス要求元ＣＰＵ２０−ｉ以外で該当データを自身
のキャッシュ（２１−ｊ）に保持しており、したがって
真にキャッシュ一致化処理が必要なＣＰＵだけが、キャ
ッシュ一致化処理を行う。この結果、従来例、或いは２
ビットタグ情報を用いた前記実施例と異なり、該当デー
タを持たないＣＰＵが不要なキャッシュ一致化処理を行
う無駄が完全に防止できる。なお、アクセス要求元ＣＰ
Ｕ２０−ｉに対応するアドレスチェック信号４９−ｉを
オフし、ＣＰＵ２０−ｉがアクセス要求元であることを
意識しなくても、ＣＰＵ２０−ｉにおいてキャッシュ一
致化処理が行われないようにすることも可能である。

【００４５】さてメモリライトアクセスの場合、判定回
路４８は、上記のキャッシュ一致化処理の後はアクセス
要求元ＣＰＵ２０−ｉだけが該当データを持つことから
、タグメモリ４２から読出されるｎ＋１ビットの参照タ
グ情報のうち、アクセス要求元ＣＰＵ２０−ｉに対応す
るビットｉをオンし、他を全てオフすることで、ｎ＋１
ビットの更新タグ情報を生成する。

【００４６】

【発明の効果】以上詳述したようにこの発明によれば、
密結合マルチプロセッサシステムの各プロセッサ（ＣＰ
Ｕ）によって共有されるメモリに、同メモリ上のデータ
が各プロセッサのキャッシュ上でどのような保持状態に
あるかを示すタグ情報をキャッシュライン単位で保持す
るタグ保持手段を設け、プロセッからのメモリアクセス
要求時に、対応キャッシュラインのタグ情報等をもとに
、キャッシュ一致化処理が必要であるか否かを判定して
、その判定結果を各プロセッサに通知する構成とするこ
とにより、プロセッからのメモリアクセス要求時に、該
当データを自身のキャッシュに持たないプロセッサ、即
ち本来キャッシュ一致化の必要のないプロセッサを、極
力キャッシュ一致化処理から解放することができるよう
になり、システム全体の性能向上が図れる。

【００４７】本発明は特に、複数のプロセッサが同時に
メモリライトを実行できるようなシステム（メモリバン
ク毎にアクセスポートを持つシステム等）に適用した場
合に有効である。即ち、この種のシステムでは、従来は
１サイクルに複数の一致化処理を行う必要があり、かな
りのオーバヘッドを招いていたが、本発明により一致化
処理の回数を大きく減少させることで、オーバヘッドを
減らし、システム本来の性能を引出すことが可能となる
ものである。

【図面の簡単な説明】

【図１】本発明を適用する密結合マルチプロセッサシス
テムにおけるメインメモリの一実施例を示すブロック構
成図。

【図２】上記マルチプロセッサシステムのブロック構成
図。

【図３】図１の判定回路１８の動作機能を整理して示す
図。

【図４】図１に示すメインメモリ１０の他の実施例を示
すブロック構成図。

【図５】図４のタグメモリ４２に保持されるタグ情報の
各ビットと図２のシステム中のＣＰＵ２０−０〜２０−
ｎとの対応関係を示す図。

【図６】図４の判定回路４８の動作機能を整理して示す
図。

【符号の説明】

１０…メインメモリ。１１…メモリ部、１２，４２…タ
グメモリ、１３…ＲＥＱレジスタ、１４…＃ｉレジスタ
、１５…Ｍ／Ｈレジスタ、１６…ＭＡＲ、１７…ＭＤＲ
、１８，４８…判定回路、１９，４９−０〜４９−ｎ…
アドレスチェック信号（キャッシュ一致化処理要求信号
）、２０−０〜２０−ｎ…ＣＰＵ（プロセッサ）、２１
−０〜２１−ｎ…キャッシュ（プライベートキャッシュ
）、３０…メモリ−ＣＰＵ結合網。

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　複数のプロセッサが１つのメモリを共
   有すると共に、それぞれプライベートキャッシュを持つ
   密結合マルチプロセッサシステムにおいて、上記メモリ
   に、同メモリ上のデータが上記各プロセッサのキャッシ
   ュ上でどのような保持状態にあるかを示すタグ情報をキ
   ャッシュライン単位で保持するタグ保持手段と、上記複
   数のプロセッサのいずれかからのメモリアクセス要求時
   に、少なくとも対応キャッシュラインの上記タグ情報を
   もとに、キャッシュ一致化処理が必要であるか否かを判
   定して、その判定結果を上記各プロセッサに通知すると
   共に、上記タグ保持手段内の該当タグ情報を更新する判
   定手段と、を設け、上記各プロセッサは、上記判定手段
   からの判定結果通知をもとにキャッシュ一致化処理を実
   行するようにしたことを特徴とするキャッシュ一致化方
   式。
2. 【請求項２】　　上記判定手段は、上記タグ保持手段に
   保持されている対応キャッシュラインのタグ情報、メモ
   リアクセス要求元プロセッサでのキャッシュミス／ヒッ
   ト判定結果、およびリード／ライトの種別を示すメモリ
   アクセス要求信号をもとに、キャッシュ一致化処理が必
   要であるか否かを判定すると共に、上記タグ保持手段内
   の該当タグ情報を更新することを特徴とする請求項１記
   載のキャッシュ一致化方式。
3. 【請求項３】　　複数のプロセッサが１つのメモリを共
   有すると共に、それぞれプライベートキャッシュを持つ
   密結合マルチプロセッサシステムにおいて、上記メモリ
   に、同メモリ上のデータが、上記各プロセッサのいずれ
   のキャッシュにも保持されていない第１の状態、上記各
   プロセッサのうちのいずれか１つのプロセッサのキャッ
   シュのみに保持されている第２の状態、および上記各プ
   ロセッサのうちの２つ以上のプロセッサのキャッシュに
   保持されている第３状態のいずれかを示すタグ情報をキ
   ャッシュライン単位で保持するタグ保持手段と、上記複
   数のプロセッサのいずれかからのメモリアクセス要求時
   に、上記タグ保持手段に保持されている対応キャッシュ
   ラインのタグ情報、メモリアクセス要求元プロセッサで
   のキャッシュミス／ヒット判定結果、およびリード／ラ
   イトの種別を示すメモリアクセス要求信号をもとに、他
   の各プロセッサでのキャッシュ一致化処理が必要である
   か否かを判定して、その判定結果を上記各プロセッサに
   共通に通知すると共に、上記タグ保持手段内の該当タグ
   情報を更新する判定手段と、を設け、上記各プロセッサ
   は、上記判定手段からの判定結果通知をもとにキャッシ
   ュ一致化処理を実行するようにしたことを特徴とするキ
   ャッシュ一致化方式。
4. 【請求項４】　　上記判定手段は、キャッシュミスヒッ
   ト時のメモリライトアクセスで且つ上記タグ情報により
   上記第２または第３の状態が示されている場合、および
   キャッシュヒット時のメモリライトアクセスで且つ上記
   タグ情報により上記第３の状態が示されている場合だけ
   、キャッシュ一致化処理が必要であることを判定するこ
   とを特徴とする請求項３記載のキャッシュ一致化方式。
5. 【請求項５】　　複数のプロセッサが１つのメモリを共
   有すると共に、それぞれプライベートキャッシュを持つ
   密結合マルチプロセッサシステムにおいて、上記メモリ
   に、同メモリ上のデータが、上記各プロセッサのキャッ
   シュに保持されているかを各プロセッサ別に示すタグ情
   報をキャッシュライン単位で保持するタグ保持手段と、
   上記複数のプロセッサのいずれかからのメモリライトア
   クセス要求時には、上記タグ保持手段に保持されている
   対応キャッシュラインのタグ情報により該当データの保
   持状態にあることが示されているプロセッサ、または同
   プロセッサのうちのアクセス要求元を除くプロセッサに
   対してのみ、キャッシュ一致化処理を要求すると共に、
   上記複数のプロセッサのいずれかからのメモリライトま
   たはメモリリードアクセス要求時に、上記タグ保持手段
   内の該当タグ情報を更新する判定手段と、を設け、上記
   判定手段からキャッシュ一致化処理が要求され、且つメ
   モリアクセス要求状態にない上記プロセッサだけが、キ
   ャッシュ一致化処理を実行することを特徴とするキャッ
   シュ一致化方式。