JP2001109662A - キャッシュ装置及び制御方法 - Google Patents
キャッシュ装置及び制御方法Info
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- JP2001109662A JP2001109662A JP28775799A JP28775799A JP2001109662A JP 2001109662 A JP2001109662 A JP 2001109662A JP 28775799 A JP28775799 A JP 28775799A JP 28775799 A JP28775799 A JP 28775799A JP 2001109662 A JP2001109662 A JP 2001109662A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
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Abstract
(57)【要約】
【課題】キャッシュ上のデータブロックを管理する状態
を細分化して他系への状態変更の要求を減してキャッシ
ュへのアクセス性能を高める。 【解決手段】キャッシュコントローラ１８は、データブ
ロックの状態を、無効Ｉ、共有Ｓ、排他系Ｅ、変更Ｍ、
共有変更Ｏに新たに書込可能Ｗを加えた６状態で表現す
る。キャッシュコントローラ１８は、自系ＣＰＵから無
効Ｉ状態のデータブロックへのフェッチ要求に対し、他
系のキャッシュ装置から変更Ｍの状態にあるデータブロ
ックを取得した場合、取得したデータブロックの状態を
無効Ｉから書込可能Ｗに変更し、取得先のデータブロッ
クの状態を変更Ｍから無効Ｉに切替え、次の自系ＣＰＵ
のストア要求で他系への状態変更通知を不要にする。
を細分化して他系への状態変更の要求を減してキャッシ
ュへのアクセス性能を高める。 【解決手段】キャッシュコントローラ１８は、データブ
ロックの状態を、無効Ｉ、共有Ｓ、排他系Ｅ、変更Ｍ、
共有変更Ｏに新たに書込可能Ｗを加えた６状態で表現す
る。キャッシュコントローラ１８は、自系ＣＰＵから無
効Ｉ状態のデータブロックへのフェッチ要求に対し、他
系のキャッシュ装置から変更Ｍの状態にあるデータブロ
ックを取得した場合、取得したデータブロックの状態を
無効Ｉから書込可能Ｗに変更し、取得先のデータブロッ
クの状態を変更Ｍから無効Ｉに切替え、次の自系ＣＰＵ
のストア要求で他系への状態変更通知を不要にする。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチプロセッサ
システムでキャッシュメモリを管理するキャッシュ装置
及び制御方法に関し、特に、キャッシュデータの状態を
細かく制御することによってアクセス性能を高めるよう
にしたキャッシュ装置及び制御方法に関する。
システムでキャッシュメモリを管理するキャッシュ装置
及び制御方法に関し、特に、キャッシュデータの状態を
細かく制御することによってアクセス性能を高めるよう
にしたキャッシュ装置及び制御方法に関する。
【０００２】
【従来の技術】近年のコンピュータシステムの高速化の
要求に伴い、マルチプロセッサシステムにおいては各Ｃ
ＰＵ（プロセッサ）にがキャッシュ装置を設けている。
ＣＰＵ毎に設けたキャッシュ上のデータは、キャッシュ
間に亘ってそのデータの正しさ、即ちデータの共有と一
貫性を保つため、キャッシュコヒーレンスプロトコルと
呼ばれるキャシュ間のデータの整合性を保つ規則に従っ
て、キャッシュメモリ上でブロック毎に管理されてい
る。
要求に伴い、マルチプロセッサシステムにおいては各Ｃ
ＰＵ（プロセッサ）にがキャッシュ装置を設けている。
ＣＰＵ毎に設けたキャッシュ上のデータは、キャッシュ
間に亘ってそのデータの正しさ、即ちデータの共有と一
貫性を保つため、キャッシュコヒーレンスプロトコルと
呼ばれるキャシュ間のデータの整合性を保つ規則に従っ
て、キャッシュメモリ上でブロック毎に管理されてい
る。
【０００３】従来の一般的なキャッシュプロトコルとし
ては、ＭＥＳＩの４状態を管理するＭＥＳＩキャッシュ
プロトコルが知られている。
ては、ＭＥＳＩの４状態を管理するＭＥＳＩキャッシュ
プロトコルが知られている。
【０００４】図９は従来のＭＥＳＩキャッシュプロトコ
ルの状態遷移図であり、図９（Ａ）がフェッチ要求（リ
ード要求）の場合のフェッチプロトコルであり、図９
（Ｂ）がストア要求（ライト要求）の場合のストアプロ
トコルである。この状態繊維の記号は次の内容を表わ
す。
ルの状態遷移図であり、図９（Ａ）がフェッチ要求（リ
ード要求）の場合のフェッチプロトコルであり、図９
（Ｂ）がストア要求（ライト要求）の場合のストアプロ
トコルである。この状態繊維の記号は次の内容を表わ
す。
【０００５】Ｍ：変更（Modified) であり、複数のキャ
ッシュの１つにのみ有効データが保持されており、か
つ、データは変更されており、主記憶のそれと値が同じ
であることが保証されない。
ッシュの１つにのみ有効データが保持されており、か
つ、データは変更されており、主記憶のそれと値が同じ
であることが保証されない。
【０００６】Ｅ：排他(Exclusive) であり、複数のキャ
ッシュの１つにのみ有効データが保持されている。
ッシュの１つにのみ有効データが保持されている。
【０００７】Ｓ：共有(Shared)であり、複数のキャッシ
ュ上に同じデータが保持されている。
ュ上に同じデータが保持されている。
【０００８】Ｉ：無効（Invalid)であり、キャッシュ上
のデータは無効である。
のデータは無効である。
【０００９】このような従来のＭＥＳＩキャッシュプロ
トコルを用いたキュッシュ制御において、あるＣＰＵが
キャッシュ装置にストアしたデータブロックを、他系の
ＣＰＵが参照するフェッチ要求を行った場合、主記憶Ｍ
Ｓへのデータブロックの書込みを必要とし、その分、ア
クセスに時間がかかる。
トコルを用いたキュッシュ制御において、あるＣＰＵが
キャッシュ装置にストアしたデータブロックを、他系の
ＣＰＵが参照するフェッチ要求を行った場合、主記憶Ｍ
Ｓへのデータブロックの書込みを必要とし、その分、ア
クセスに時間がかかる。
【００１０】図１０は、ＣＰＵ１００−１〜１００−３
とキャッシュ装置１０２−１〜１０２−３で構成された
マルチプロセッサシステムであり、ＣＰＵ１０２−２が
フェッチ要求とストア要求を同じデータブロックに対し
行った場合である。まず図１０（Ａ）（Ｂ）は、ＣＰＵ
１０２−２のフェッチ処理である。
とキャッシュ装置１０２−１〜１０２−３で構成された
マルチプロセッサシステムであり、ＣＰＵ１０２−２が
フェッチ要求とストア要求を同じデータブロックに対し
行った場合である。まず図１０（Ａ）（Ｂ）は、ＣＰＵ
１０２−２のフェッチ処理である。
【００１１】まず図１０（Ａ）でＣＰＵ１００−２は自
系のキャッシュ装置１０２−２にフェッチ要求を行う
が、そのデータブロックの状態が無効Ｉなため、バスを
介してデータブロックを変更Ｍの状態で保持しているキ
ャッシュ装置１０２−１にフェッチ要求を行い、図１０
（Ｂ）でデータブロックを取得してＣＰＵ１００−２に
応答し、キャッシュ装置１０２−２のデータブロックの
状態を無効Ｉから共有Ｓに変更する。
系のキャッシュ装置１０２−２にフェッチ要求を行う
が、そのデータブロックの状態が無効Ｉなため、バスを
介してデータブロックを変更Ｍの状態で保持しているキ
ャッシュ装置１０２−１にフェッチ要求を行い、図１０
（Ｂ）でデータブロックを取得してＣＰＵ１００−２に
応答し、キャッシュ装置１０２−２のデータブロックの
状態を無効Ｉから共有Ｓに変更する。
【００１２】ここでデータ取得先のキャッシュ装置１０
２−１のデータブロックの状態は、変更Ｍから共有Ｓに
切替えられ、更に、フェッチ要求を受けたデータブロッ
クの主記憶ＭＳライトが行われる。
２−１のデータブロックの状態は、変更Ｍから共有Ｓに
切替えられ、更に、フェッチ要求を受けたデータブロッ
クの主記憶ＭＳライトが行われる。
【００１３】図１０（Ｃ）−（Ｅ）は、次にＣＰＵ１０
０−２が同じデータブロックにストア要求を行った場合
である。図１０（Ｃ）のように、ＣＰＵ１００−２が自
系のキャッシュ装置１０２−２にストア要求を行うと、
共有Ｓの状態で同じデータブロックを保持している他系
のキャッシュ装置１００−１にブロック変更要求を行
い、図１０（Ｄ）のように、データブロックの状態を共
有Ｓから無効Ｉに切替え、ＣＰＵ１００−２がキャッシ
ュ装置のデータブロックに新たなデータをストアするス
トア処理を行う。
０−２が同じデータブロックにストア要求を行った場合
である。図１０（Ｃ）のように、ＣＰＵ１００−２が自
系のキャッシュ装置１０２−２にストア要求を行うと、
共有Ｓの状態で同じデータブロックを保持している他系
のキャッシュ装置１００−１にブロック変更要求を行
い、図１０（Ｄ）のように、データブロックの状態を共
有Ｓから無効Ｉに切替え、ＣＰＵ１００−２がキャッシ
ュ装置のデータブロックに新たなデータをストアするス
トア処理を行う。
【００１４】このストア処理が済むと、図１０（Ｅ）の
ように、キャッシュ装置１０２−２からストア完了がＣ
ＰＵ１００−２に報告され、処理を終了する。
ように、キャッシュ装置１０２−２からストア完了がＣ
ＰＵ１００−２に報告され、処理を終了する。
【００１５】図１１は、ＣＰＵ１０２−２とＣＰＵ１０
２−３が連続してフェッチ要求を同じデータブロックに
対し行った場合である。まず図１１（Ａ）（Ｂ）のＣＰ
Ｕ１０２−２のフェッチ処理は、図１０（Ａ）（Ｂ）と
同じであり、キャッシュ装置１０２−１に対するフェッ
チ要求で主記憶ＭＳライトを必要とする。
２−３が連続してフェッチ要求を同じデータブロックに
対し行った場合である。まず図１１（Ａ）（Ｂ）のＣＰ
Ｕ１０２−２のフェッチ処理は、図１０（Ａ）（Ｂ）と
同じであり、キャッシュ装置１０２−１に対するフェッ
チ要求で主記憶ＭＳライトを必要とする。
【００１６】図１１（Ｃ）（Ｄ）は、ＣＰＵ１００−３
のフェッチ処理であり、他系のキャッシュ装置１０２−
２へのフェッチ要求でデータブロックを取得し、ＣＰＵ
１００−３に図１１（Ｄ）でフェッチ完了を通知する。
のフェッチ処理であり、他系のキャッシュ装置１０２−
２へのフェッチ要求でデータブロックを取得し、ＣＰＵ
１００−３に図１１（Ｄ）でフェッチ完了を通知する。
【００１７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＭＥＳＩキャッシュプロトコルでは、図１０
（Ｂ）及び図１１（Ｂ）のように、他系のキャッシュ装
置にフェッチ要求を行ってデータブロックを取得した
際、他系のキャッシュ装置１０２−１で主記憶ＭＳライ
トが発生する。
うな従来のＭＥＳＩキャッシュプロトコルでは、図１０
（Ｂ）及び図１１（Ｂ）のように、他系のキャッシュ装
置にフェッチ要求を行ってデータブロックを取得した
際、他系のキャッシュ装置１０２−１で主記憶ＭＳライ
トが発生する。
【００１８】また図１０（Ｃ）のように、自系と他系の
キャッシュ装置１０２−１，１０２−２に共有Ｓの状態
で保持されているデータブロックをＣＰＵ１００−２が
ストアする場合、他系のキャッシュ装置１００−１にブ
ロック変更要求（状態変更要求）を行ってデータブロッ
クの状態を共有Ｓから無効Ｉに切替える必要がある。
キャッシュ装置１０２−１，１０２−２に共有Ｓの状態
で保持されているデータブロックをＣＰＵ１００−２が
ストアする場合、他系のキャッシュ装置１００−１にブ
ロック変更要求（状態変更要求）を行ってデータブロッ
クの状態を共有Ｓから無効Ｉに切替える必要がある。
【００１９】図１２（Ａ）は、従来のＭＥＳＩキャッシ
ュプロトコルにおけるフェッチプロトコルの他の状態遷
移図であり、この場合にも、変更Ｍの状態にあるデータ
ブロックが他系からのフェッチ要求で無効Ｉに切替える
際に、主記憶ＭＳライトが生ずる。
ュプロトコルにおけるフェッチプロトコルの他の状態遷
移図であり、この場合にも、変更Ｍの状態にあるデータ
ブロックが他系からのフェッチ要求で無効Ｉに切替える
際に、主記憶ＭＳライトが生ずる。
【００２０】図１２（Ｂ）は、従来のＳＥＭＩキャッシ
ュプロトコルにおけるフェッチプロトコルの他の状態遷
移図である。この場合は、変更Ｍの状態にあるデータブ
ロックが他系からのフェッチ要求で無効Ｉに切替えられ
ると、その後にフェッチ要求があっても共有Ｓに切替え
ないようにし、これによって他系のフェッチ要求で変更
Ｍから無効Ｉに切替えても主記憶ＭＳライトを不要にし
ている。
ュプロトコルにおけるフェッチプロトコルの他の状態遷
移図である。この場合は、変更Ｍの状態にあるデータブ
ロックが他系からのフェッチ要求で無効Ｉに切替えられ
ると、その後にフェッチ要求があっても共有Ｓに切替え
ないようにし、これによって他系のフェッチ要求で変更
Ｍから無効Ｉに切替えても主記憶ＭＳライトを不要にし
ている。
【００２１】この図１０（Ａ）又は図１１（Ａ）のＭＥ
ＳＩキャッシュプロトコルのフェッチ処理の際に発生す
る主記憶ＭＳライトを不要とするため、特開平６−１２
４２４０（特願平４−２７５８２５）では、図１３のよ
うに、ＭＥＳＩキャッシュプロトコルに、共有変更Ｏ
（Shared Modified ）を加えた５状態を示す構成とする
ことにより、フェッチ処理の際の主記憶ＭＳへの書き込
みを不要にしている。尚、共有変更の符号Ｏは、Owner
を表わす。
ＳＩキャッシュプロトコルのフェッチ処理の際に発生す
る主記憶ＭＳライトを不要とするため、特開平６−１２
４２４０（特願平４−２７５８２５）では、図１３のよ
うに、ＭＥＳＩキャッシュプロトコルに、共有変更Ｏ
（Shared Modified ）を加えた５状態を示す構成とする
ことにより、フェッチ処理の際の主記憶ＭＳへの書き込
みを不要にしている。尚、共有変更の符号Ｏは、Owner
を表わす。
【００２２】図１４は、ＣＰＵ１００−１〜１００−３
とキャッシュ装置１０２−１〜１０２−３で構成された
マルチプロセッサシステムであり、ＣＰＵ１０２がフェ
ッチ要求とストア要求を同じデータブロックに対し行っ
た場合である。まず図１４（Ａ）（Ｂ）は、ＣＰＵ１０
２−２のフェッチ処理である。
とキャッシュ装置１０２−１〜１０２−３で構成された
マルチプロセッサシステムであり、ＣＰＵ１０２がフェ
ッチ要求とストア要求を同じデータブロックに対し行っ
た場合である。まず図１４（Ａ）（Ｂ）は、ＣＰＵ１０
２−２のフェッチ処理である。
【００２３】図１４（Ａ）でＣＰＵ１００−２は自系の
キャッシュ装置０２−２にフェッチ要求を行うが、その
データブロックが無効Ｉ状態なため、バスを介してデー
タブロックを変更Ｍの状態で保持しているキャッシュ装
置１０２−１にフェッチ要求を行い、図１４（Ｂ）でデ
ータブロックを取得してＣＰＵ１００−２に応答し、キ
ャッシュ装置１０２−２のデータブロックの状態を無効
Ｉから共有Ｓに変更する。
キャッシュ装置０２−２にフェッチ要求を行うが、その
データブロックが無効Ｉ状態なため、バスを介してデー
タブロックを変更Ｍの状態で保持しているキャッシュ装
置１０２−１にフェッチ要求を行い、図１４（Ｂ）でデ
ータブロックを取得してＣＰＵ１００−２に応答し、キ
ャッシュ装置１０２−２のデータブロックの状態を無効
Ｉから共有Ｓに変更する。
【００２４】このときデータ取得先のキャッシュ装置１
０２−１のデータブロックの状態は変更Ｍから共有変更
Ｏに切替えられ、この場合、共有Ｓへの切替えとはなら
ないため、フェッチ要求を受けたデータブロックの主記
憶ＭＳライトは不要となる。
０２−１のデータブロックの状態は変更Ｍから共有変更
Ｏに切替えられ、この場合、共有Ｓへの切替えとはなら
ないため、フェッチ要求を受けたデータブロックの主記
憶ＭＳライトは不要となる。
【００２５】図１４（Ｃ）−（Ｆ）は、次にＣＰＵ１０
０−２が同じデータブロックにストア要求を行った場合
である。図１４（Ｃ）のように、ＣＰＵ１００−２が自
系のキャッシュ装置１０２−２にストア要求を行うと、
共有変更Ｏの状態で同じデータブロックを保持している
他系のキャッシュ装置１００−１にブロック変更要求
（状態変更要求）を行う。
０−２が同じデータブロックにストア要求を行った場合
である。図１４（Ｃ）のように、ＣＰＵ１００−２が自
系のキャッシュ装置１０２−２にストア要求を行うと、
共有変更Ｏの状態で同じデータブロックを保持している
他系のキャッシュ装置１００−１にブロック変更要求
（状態変更要求）を行う。
【００２６】このため図１４（Ｄ）のように、データブ
ロックの状態を共有変更Ｏから無効Ｉに切替え、ＣＰＵ
１００−２がキャッシュ装置のデータブロックに新たな
データをストアするストア処理を行う。このストア処理
が図むと図１４（Ｆ）のように、キャッシュ装置１０２
−２からストア完了がＣＰＵ１００−２に報告され、処
理を終了する。
ロックの状態を共有変更Ｏから無効Ｉに切替え、ＣＰＵ
１００−２がキャッシュ装置のデータブロックに新たな
データをストアするストア処理を行う。このストア処理
が図むと図１４（Ｆ）のように、キャッシュ装置１０２
−２からストア完了がＣＰＵ１００−２に報告され、処
理を終了する。
【００２７】図１５は、ＣＰＵ１０２−２とＣＰＵ１０
２−３の順番に連続してフェッチ要求を同じデータブロ
ックに対し行った場合である。まず図１５（Ａ）（Ｂ）
のＣＰＵ１０２−２のフェッチ処理は図１４（Ａ）
（Ｂ）と同じであり、キャッシュ装置１０２−１に対す
るフェッチ要求で変更Ｍから共有変更Ｏに切替えるた
め、主記憶ＭＳライトは必要としない。
２−３の順番に連続してフェッチ要求を同じデータブロ
ックに対し行った場合である。まず図１５（Ａ）（Ｂ）
のＣＰＵ１０２−２のフェッチ処理は図１４（Ａ）
（Ｂ）と同じであり、キャッシュ装置１０２−１に対す
るフェッチ要求で変更Ｍから共有変更Ｏに切替えるた
め、主記憶ＭＳライトは必要としない。
【００２８】図１５（Ｃ）（Ｄ）は、続いて行われる他
系のＣＰＵ１００−３のフェッチ処理であり、キャッシ
ュ装置１０２−２へのフェッチ要求でデータブロックを
取得し、ＣＰＵ１００−３に図１５（Ｄ）でフェッチ完
了を通知する。
系のＣＰＵ１００−３のフェッチ処理であり、キャッシ
ュ装置１０２−２へのフェッチ要求でデータブロックを
取得し、ＣＰＵ１００−３に図１５（Ｄ）でフェッチ完
了を通知する。
【００２９】このように図１３の５状態をとるＳＥＭＩ
Ｏキャッシュプロトコルでは、新たに変更Ｍと共有Ｓの
中間に位置する共有変更Ｏを設け、共有に段階性をもた
せたことで、変更Ｍの状態にあるデータブロックに他系
のフェッチ要求があっても、主記憶ＭＳライトは必要な
くなる。
Ｏキャッシュプロトコルでは、新たに変更Ｍと共有Ｓの
中間に位置する共有変更Ｏを設け、共有に段階性をもた
せたことで、変更Ｍの状態にあるデータブロックに他系
のフェッチ要求があっても、主記憶ＭＳライトは必要な
くなる。
【００３０】この５状態のキャッシュプロトコルで、主
記憶ＭＳライトが必要になるのは、変更Ｍ又は共有変更
Ｏの状態にあるブロックを、自系ＣＰＵのストア要求に
伴ないリプレースする場合のみとなる。
記憶ＭＳライトが必要になるのは、変更Ｍ又は共有変更
Ｏの状態にあるブロックを、自系ＣＰＵのストア要求に
伴ないリプレースする場合のみとなる。
【００３１】しかしながら、この５状態をとるキャッシ
ュプロトコルにあっても、図１４（Ｃ）のように、自系
フェッチ処理に続いて他系ストア処理が行われた場合、
共有変更Ｏの状態にある他系に対し無効Ｉに切替えるた
めの状態変更要求が必要であり、この他系への状態変更
要求を行っている分、ストア処理に時間がかかり、自系
のフェッチ要求で取得したキャッシュ上のデータブロッ
クに自系でストア処理を行う頻度は高いため、装置全体
としてりアクセス性能に大きく影響する問題があった。
ュプロトコルにあっても、図１４（Ｃ）のように、自系
フェッチ処理に続いて他系ストア処理が行われた場合、
共有変更Ｏの状態にある他系に対し無効Ｉに切替えるた
めの状態変更要求が必要であり、この他系への状態変更
要求を行っている分、ストア処理に時間がかかり、自系
のフェッチ要求で取得したキャッシュ上のデータブロッ
クに自系でストア処理を行う頻度は高いため、装置全体
としてりアクセス性能に大きく影響する問題があった。
【００３２】本発明は、キャッシュ上のデータブロック
を管理する状態を細分化して他系への状態変更の要求を
減してキャッシュへのアクセス性能を高めるようにした
キャッシュ装置及び制御方法を提供することを目的とす
る。
を管理する状態を細分化して他系への状態変更の要求を
減してキャッシュへのアクセス性能を高めるようにした
キャッシュ装置及び制御方法を提供することを目的とす
る。
【００３３】
【課題を解決するための手段】図１は本発明の原理説明
図である。
図である。
【００３４】本発明のキャッシュ装置は、キャッシュメ
モリとキャッシュコントローラで構成される。キャッシ
ュメモリは、主記憶の一部のデータをキャッシュライン
のブロック単位に保持すると共にキャッシュラインに保
持したデータブロック状態を示す情報を保持する。
モリとキャッシュコントローラで構成される。キャッシ
ュメモリは、主記憶の一部のデータをキャッシュライン
のブロック単位に保持すると共にキャッシュラインに保
持したデータブロック状態を示す情報を保持する。
【００３５】キャッシュコントローラは、データブロッ
クの状態を、例えば図１（Ｂ）のフェッチプロコトルの
ように、無効Ｉ（Invalid)；共有Ｓ（Shared）；排他系
Ｅ（Exclusive ）；変更Ｍ（Modified）；共有変更Ｏ
（Shared Modified ）；書込可能Ｗ（Writable Modifie
d ）；の６状態で表現してキャッシュメモリを制御す
る。本発明で付加した書込可能Ｗは、フェッチ要求があ
った場合に段階的に共有性を持たせるための状態であ
る。
クの状態を、例えば図１（Ｂ）のフェッチプロコトルの
ように、無効Ｉ（Invalid)；共有Ｓ（Shared）；排他系
Ｅ（Exclusive ）；変更Ｍ（Modified）；共有変更Ｏ
（Shared Modified ）；書込可能Ｗ（Writable Modifie
d ）；の６状態で表現してキャッシュメモリを制御す
る。本発明で付加した書込可能Ｗは、フェッチ要求があ
った場合に段階的に共有性を持たせるための状態であ
る。
【００３６】キャッシュ装置１４−２のキャッシュコン
トローラは、書込可能Ｗの状態を生成する自系フェッチ
処理として、図１（Ａ）ののように、自系のＣＰＵ
１２−２から無効Ｉの状態にあるデータブロックへのフ
ェッチ要求に対し、キャッシュ装置１４−２が他系のキ
ャッシュ装置１４−１から変更Ｍの状態にあるデータブ
ロックを取得した場合、取得したデータブロックの状態
を無効Ｉから書込可能Ｗに変更し、同時にキャッシュ装
置１４−１は、変更Ｍの状態にあるデータブロックに対
し他系のキャッシュ装置１４−２からフェッチ要求を受
けた場合、このデータブロックの状態を変更Ｍから無効
Ｉに切替える。この条件によって本発明で追加した６番
目の書込可能Ｗの状態が生成される。
トローラは、書込可能Ｗの状態を生成する自系フェッチ
処理として、図１（Ａ）ののように、自系のＣＰＵ
１２−２から無効Ｉの状態にあるデータブロックへのフ
ェッチ要求に対し、キャッシュ装置１４−２が他系のキ
ャッシュ装置１４−１から変更Ｍの状態にあるデータブ
ロックを取得した場合、取得したデータブロックの状態
を無効Ｉから書込可能Ｗに変更し、同時にキャッシュ装
置１４−１は、変更Ｍの状態にあるデータブロックに対
し他系のキャッシュ装置１４−２からフェッチ要求を受
けた場合、このデータブロックの状態を変更Ｍから無効
Ｉに切替える。この条件によって本発明で追加した６番
目の書込可能Ｗの状態が生成される。
【００３７】またキャッシュ装置１４−２のキャッシュ
コントローラは、書込可能Ｗの状態を生成した後の自系
ストア処理として、図１（Ａ）ののように、自系Ｃ
ＰＵ１２−２からの書込可能Ｗの状態にあるデータブロ
ックへのストア要求に対し、このデータブロックにデー
タをストアした後に、他系への状態変更通知を一切必要
とすることなく、データブロックの状態を書込可能Ｗか
ら変更Ｍに切替える。
コントローラは、書込可能Ｗの状態を生成した後の自系
ストア処理として、図１（Ａ）ののように、自系Ｃ
ＰＵ１２−２からの書込可能Ｗの状態にあるデータブロ
ックへのストア要求に対し、このデータブロックにデー
タをストアした後に、他系への状態変更通知を一切必要
とすることなく、データブロックの状態を書込可能Ｗか
ら変更Ｍに切替える。
【００３８】このような本発明のキャッシャ装置は、キ
ャッシュ上で管理するデータブロックの状態を細分化
し、これによって他系への状態変更要求を減らし、結果
としてキャッシュ装置へのアクセスを速くすることを意
図している。
ャッシュ上で管理するデータブロックの状態を細分化
し、これによって他系への状態変更要求を減らし、結果
としてキャッシュ装置へのアクセスを速くすることを意
図している。
【００３９】ストアイン方式のキャッシュ装置を有する
マルチプロセッサシステムにおいて、あるＣＰＵがスト
アを行ったデータブロックを他系のＣＰＵがフェッチす
る場合、他系のＣＰＵが同じデータブロックにストアを
行う確率が高いことが知られている。また、他系のＣＰ
Ｕがそのデータブロックにストアを行わずにフェッチを
行う場合、共有の状態が続くことも知られている。
マルチプロセッサシステムにおいて、あるＣＰＵがスト
アを行ったデータブロックを他系のＣＰＵがフェッチす
る場合、他系のＣＰＵが同じデータブロックにストアを
行う確率が高いことが知られている。また、他系のＣＰ
Ｕがそのデータブロックにストアを行わずにフェッチを
行う場合、共有の状態が続くことも知られている。
【００４０】このことは、複数のＣＰＵが同じデータブ
ロックを参照する場合、そのブロックが単なる参照域で
あればストアは発生せず、ストアを行うような制御域で
あれば、他系のＣＰＵからもストアが行われる可能性が
あることからも推測可能である。
ロックを参照する場合、そのブロックが単なる参照域で
あればストアは発生せず、ストアを行うような制御域で
あれば、他系のＣＰＵからもストアが行われる可能性が
あることからも推測可能である。
【００４１】この性質を利用して本発明は、従来の５状
態に更に書込可能Ｗという状態を設けた６状態構成と
し、この書込可能Ｗのデータブロックは、他系と共有せ
ずに単独でストアできるようにする。
態に更に書込可能Ｗという状態を設けた６状態構成と
し、この書込可能Ｗのデータブロックは、他系と共有せ
ずに単独でストアできるようにする。
【００４２】このため、ＣＰＵがフェッチ要求に次いで
ストア要求する場合、５状態のキャッシュプロトコルで
は、他系に状態変更要求を必要とするが、本発明の６状
態のキャッシュプロトコルでは、他系への状態通知を必
要とすることなくストア可能となる。
ストア要求する場合、５状態のキャッシュプロトコルで
は、他系に状態変更要求を必要とするが、本発明の６状
態のキャッシュプロトコルでは、他系への状態通知を必
要とすることなくストア可能となる。
【００４３】また６状態を表わすのに必要なビットは、
５状態と同様３ビットで行うことができる。また、スト
ア要求が無く、他系からフェッチ要求があった場合も、
要求回数を増やすことなく５状態のキャッシュプロトコ
ルと同様に対応できる。
５状態と同様３ビットで行うことができる。また、スト
ア要求が無く、他系からフェッチ要求があった場合も、
要求回数を増やすことなく５状態のキャッシュプロトコ
ルと同様に対応できる。
【００４４】キャッシュ装置１４−２のキャッシュコン
トローラは、書込可能Ｗの状態を生成した後の自系フェ
ッチ処理として、２つの異なった処理のいずれかを行
う。
トローラは、書込可能Ｗの状態を生成した後の自系フェ
ッチ処理として、２つの異なった処理のいずれかを行
う。
【００４５】第１の自系フェッチ処理として、キャッシ
ュ装置１４−２のキャッシュコントローラは、データブ
ロックが無効Ｉの状態にある他系のキャッシュ装置１４
−３から書込可能Ｗの状態にあるデータブロックにフェ
ッチ要求を受けた場合、このデータブロックの状態を書
込可能Ｗから共有変更Ｏに切替える（オーナの移動な
し）。
ュ装置１４−２のキャッシュコントローラは、データブ
ロックが無効Ｉの状態にある他系のキャッシュ装置１４
−３から書込可能Ｗの状態にあるデータブロックにフェ
ッチ要求を受けた場合、このデータブロックの状態を書
込可能Ｗから共有変更Ｏに切替える（オーナの移動な
し）。
【００４６】またキャッシュ装置１４−３のキャッシュ
コントローラは、自系のＣＰＵ１２−３からの無効Ｉの
状態にあるデータブロックへのフェッチ要求に対し、他
系のキャッシュ装置１４−２から書込可能Ｗの状態にあ
るデータブロックを取得した場合、取得したデータブロ
ックの状態を無効Ｉから共有Ｓに切替える。
コントローラは、自系のＣＰＵ１２−３からの無効Ｉの
状態にあるデータブロックへのフェッチ要求に対し、他
系のキャッシュ装置１４−２から書込可能Ｗの状態にあ
るデータブロックを取得した場合、取得したデータブロ
ックの状態を無効Ｉから共有Ｓに切替える。
【００４７】この場合、キャッシュ装置１４−２のキャ
ッシュコントローラ１８は、共有変更Ｏの状態にあるデ
ータブロックに自系のＣＰＵ１２−２又は他系のキャッ
シュ装置１４−３からフェッチ要求を受けた場合は、共
有変更Ｏの状態を維持し、オーナは移動しない。
ッシュコントローラ１８は、共有変更Ｏの状態にあるデ
ータブロックに自系のＣＰＵ１２−２又は他系のキャッ
シュ装置１４−３からフェッチ要求を受けた場合は、共
有変更Ｏの状態を維持し、オーナは移動しない。
【００４８】また第２の自系フェッチ処理として、キャ
ッシュ装置１４−２のキャッシュコントローラは、デー
タブロックが無効Ｉの状態にある他系のキャッシュ装置
１４−３から書込可能Ｗのデータブロックにフェッチ要
求を受けた場合、このデータブロックの状態を書込可能
Ｗから共有Ｓに切替える。
ッシュ装置１４−２のキャッシュコントローラは、デー
タブロックが無効Ｉの状態にある他系のキャッシュ装置
１４−３から書込可能Ｗのデータブロックにフェッチ要
求を受けた場合、このデータブロックの状態を書込可能
Ｗから共有Ｓに切替える。
【００４９】またキャッシュ装置１４−３のキャッシュ
コントローラは、自系のＣＰＵ１２−３からの無効Ｉの
状態にあるデータブロックへのフェッチ要求に対し、他
系のキャッシュ装置１４−２から書込可能Ｗの状態にあ
るデータブロックを取得した場合、取得したデータブロ
ックの状態を無効Ｉから共有変更Ｏに切替える（オーナ
の移動）。
コントローラは、自系のＣＰＵ１２−３からの無効Ｉの
状態にあるデータブロックへのフェッチ要求に対し、他
系のキャッシュ装置１４−２から書込可能Ｗの状態にあ
るデータブロックを取得した場合、取得したデータブロ
ックの状態を無効Ｉから共有変更Ｏに切替える（オーナ
の移動）。
【００５０】この場合、キャッシュ装置１４−３のキャ
ッシュコントローラ１８は、共有変更Ｏの状態にあるデ
ータブロックに自系のＣＰＵ１２−３からフェッチ要求
を受けた場合は、共有変更Ｏの状態を維持し、共有変更
Ｏの状態にあるデータブロックに他系のキャッシュ装置
１４−２からフェッチ要求を受けた場合は、データブロ
ックの状態を共有変更Ｏから共有Ｓに切替える（オーナ
の移動）。
ッシュコントローラ１８は、共有変更Ｏの状態にあるデ
ータブロックに自系のＣＰＵ１２−３からフェッチ要求
を受けた場合は、共有変更Ｏの状態を維持し、共有変更
Ｏの状態にあるデータブロックに他系のキャッシュ装置
１４−２からフェッチ要求を受けた場合は、データブロ
ックの状態を共有変更Ｏから共有Ｓに切替える（オーナ
の移動）。
【００５１】更に、自系のプロセッサからの無効Ｉの状
態にあるデータブロックへのフェッチ要求に対し、他系
のキャッシュ装置から共有変更Ｏの状態にあるデータブ
ロックを取得した場合、取得したデータブロックの状態
を無効Ｉから共有変更Ｏに切替える。
態にあるデータブロックへのフェッチ要求に対し、他系
のキャッシュ装置から共有変更Ｏの状態にあるデータブ
ロックを取得した場合、取得したデータブロックの状態
を無効Ｉから共有変更Ｏに切替える。
【００５２】この第１及び第２の自系フェッチ処理に対
応した共有変更Ｏのストア処理として、キャッシュ装置
１４−３又は１４−３のキャッシュコントローラ１８
は、共有変更Ｏの状態にあるデータブロックに自系のＣ
ＰＵからストア要求を受けた場合は、このデータブロッ
クにデータをストアした後に、データブロックの状態を
共有変更Ｏから変更Ｍに切替える。また共有変更Ｏの状
態にあるデータブロックに他系のキャッシュ装置からス
トア要求に基づく状態変更要求を受けた場合は、データ
ブロックの状態を共有変更Ｏから無効Ｉに切替える。
応した共有変更Ｏのストア処理として、キャッシュ装置
１４−３又は１４−３のキャッシュコントローラ１８
は、共有変更Ｏの状態にあるデータブロックに自系のＣ
ＰＵからストア要求を受けた場合は、このデータブロッ
クにデータをストアした後に、データブロックの状態を
共有変更Ｏから変更Ｍに切替える。また共有変更Ｏの状
態にあるデータブロックに他系のキャッシュ装置からス
トア要求に基づく状態変更要求を受けた場合は、データ
ブロックの状態を共有変更Ｏから無効Ｉに切替える。
【００５３】本発明は、プロセッサ毎に設けられ、相互
にバス接続されるキャッシュ装置を制御するキャッシュ
制御方法を提供する。
にバス接続されるキャッシュ装置を制御するキャッシュ
制御方法を提供する。
【００５４】この制御方法は、キャッシュメモリに主記
憶の一部のデータをキャッシュラインのブロック単位に
保持すると共に前記キャッシュラインに保持したデータ
ブロック状態を示す情報を保持し、データブロックの状
態を、無効Ｉ（Invalid)、共有Ｓ（Shared）、排他系Ｅ
（Exclusive ）、変更Ｍ（Modified）、共有変更Ｏ（Sh
ared Modified ）の他系に、フェッチ要求があった場合
に段階的に共有性を持たせるために書込可能Ｗ（Writab
le Modified ）の６状態で表現して前記キャッシュメモ
リを制御することを特徴とする。
憶の一部のデータをキャッシュラインのブロック単位に
保持すると共に前記キャッシュラインに保持したデータ
ブロック状態を示す情報を保持し、データブロックの状
態を、無効Ｉ（Invalid)、共有Ｓ（Shared）、排他系Ｅ
（Exclusive ）、変更Ｍ（Modified）、共有変更Ｏ（Sh
ared Modified ）の他系に、フェッチ要求があった場合
に段階的に共有性を持たせるために書込可能Ｗ（Writab
le Modified ）の６状態で表現して前記キャッシュメモ
リを制御することを特徴とする。
【００５５】また書込可能Ｗの状態の生成として、ある
キャッシュ装置が自系のＣＰＵから無効Ｉの状態にある
データブロックへのフェッチ要求に対し、他系のキャッ
シュ装置から変更Ｍの状態にあるデータブロックを取得
した場合、要求元のキャッシュ装置は取得したデータブ
ロックの状態を無効Ｉから書込可能Ｗに切替え、取得先
の他系のキャッシュ装置はデータブロックの状態を変更
Ｍから無効Ｉに切替える。
キャッシュ装置が自系のＣＰＵから無効Ｉの状態にある
データブロックへのフェッチ要求に対し、他系のキャッ
シュ装置から変更Ｍの状態にあるデータブロックを取得
した場合、要求元のキャッシュ装置は取得したデータブ
ロックの状態を無効Ｉから書込可能Ｗに切替え、取得先
の他系のキャッシュ装置はデータブロックの状態を変更
Ｍから無効Ｉに切替える。
【００５６】また書込可能Ｗの状態を生成した後のスト
ア処理として、あるキャッシュ装置が自系のＣＰＵから
書込可能Ｗの状態にあるデータブロックへのストア要求
を受けた場合、このデータブロックにデータをストアし
た後にデータブロックの状態を書込可能Ｗから変更Ｍに
切替える。
ア処理として、あるキャッシュ装置が自系のＣＰＵから
書込可能Ｗの状態にあるデータブロックへのストア要求
を受けた場合、このデータブロックにデータをストアし
た後にデータブロックの状態を書込可能Ｗから変更Ｍに
切替える。
【００５７】また書込可能Ｗの状態を生成した後の第１
のフェッチ処理として、あるキャッシュ装置が書込可能
Ｗの状態にあるデータブロックに、データブロックが無
効Ｉの状態にある他系のキャッシュ装置からフェッチ要
求を受けた場合、このデータブロックの状態を書込可能
Ｗから共有変更Ｏに切替え、他系のキャッシュ装置は取
得したデータブロックの状態を無効Ｉから共有Ｓに切替
える。
のフェッチ処理として、あるキャッシュ装置が書込可能
Ｗの状態にあるデータブロックに、データブロックが無
効Ｉの状態にある他系のキャッシュ装置からフェッチ要
求を受けた場合、このデータブロックの状態を書込可能
Ｗから共有変更Ｏに切替え、他系のキャッシュ装置は取
得したデータブロックの状態を無効Ｉから共有Ｓに切替
える。
【００５８】ここで、第１のフェッチ処理で生成された
共有変更Ｏの状態に対するフェッチ処理として、共有変
更Ｏの状態にあるデータブロックに自系のＣＰＵ又は他
系のキャッシュ装置からフェッチ要求を受けた場合は、
共有変更Ｏの状態を維持する。
共有変更Ｏの状態に対するフェッチ処理として、共有変
更Ｏの状態にあるデータブロックに自系のＣＰＵ又は他
系のキャッシュ装置からフェッチ要求を受けた場合は、
共有変更Ｏの状態を維持する。
【００５９】また書込可能Ｗの状態を生成した後の第２
のフェッチ処理として、あるキャッシュ装置が書込可能
Ｗの状態にあるデータブロックに、データブロックが無
効Ｉの状態にある他系のキャッシュ装置からフェッチ要
求を受けた場合、このデータブロックの状態を書込可能
Ｗから共有Ｓに切替え、他系のキャッシュ装置は取得し
たデータブロックの状態を無効Ｉから共有変更Ｏに切替
える。
のフェッチ処理として、あるキャッシュ装置が書込可能
Ｗの状態にあるデータブロックに、データブロックが無
効Ｉの状態にある他系のキャッシュ装置からフェッチ要
求を受けた場合、このデータブロックの状態を書込可能
Ｗから共有Ｓに切替え、他系のキャッシュ装置は取得し
たデータブロックの状態を無効Ｉから共有変更Ｏに切替
える。
【００６０】ここで第２のフェッチ処理で生成された共
有変更Ｏの状態に対するフェッチ処理として、共有変更
Ｏの状態にあるデータブロックに自系のＣＰＵからフェ
ッチ要求を受けた場合は、共有変更Ｏの状態を維持し、
共有変更Ｏの状態にあるデータブロックに他系のキャッ
シュ装置からフェッチ要求を受けた場合は、データブロ
ックの状態を共有変更Ｏから共有Ｓに切替える。
有変更Ｏの状態に対するフェッチ処理として、共有変更
Ｏの状態にあるデータブロックに自系のＣＰＵからフェ
ッチ要求を受けた場合は、共有変更Ｏの状態を維持し、
共有変更Ｏの状態にあるデータブロックに他系のキャッ
シュ装置からフェッチ要求を受けた場合は、データブロ
ックの状態を共有変更Ｏから共有Ｓに切替える。
【００６１】第１及び第２のフェッチ処理に対応したス
トア処理としては、共有変更Ｏの状態にあるデータブロ
ックに自系のＣＰＵからストア要求を受けた場合は、デ
ータブロックにデータをストアした後に、データブロッ
クの状態を共有変更Ｏから変更Ｍに切替える。また共有
変更Ｏの状態にあるデータブロックに他系のキャッシュ
装置からストア要求に基づく状態変更通知を受けた場合
は、データブロックの状態を共有変更Ｏから無効Ｉに切
替える。
トア処理としては、共有変更Ｏの状態にあるデータブロ
ックに自系のＣＰＵからストア要求を受けた場合は、デ
ータブロックにデータをストアした後に、データブロッ
クの状態を共有変更Ｏから変更Ｍに切替える。また共有
変更Ｏの状態にあるデータブロックに他系のキャッシュ
装置からストア要求に基づく状態変更通知を受けた場合
は、データブロックの状態を共有変更Ｏから無効Ｉに切
替える。
【００６２】
【発明の実施の形態】図２は、本発明のキャッシュ装置
及び制御方法が適用されるマルチプロセッサシステムの
ブロック図である。
及び制御方法が適用されるマルチプロセッサシステムの
ブロック図である。
【００６３】図２において、マルチプロセッサシステム
は、複数のプロセッサモジュール１０−１，１０−２，
・・・１０−ｎを持ち、プロセッサモジュール１０−１
〜１０−ｎのそれぞれには、ＣＰＵ（プロセッサ）１２
−１〜１２−ｎ及びキャッシュ装置１４−１〜１４−ｎ
が設けられている。キャッシュ装置１４−１〜１４−ｎ
はシステムバス１５により相互に接続され、更にシステ
ムバス１５により主記憶１６と接続されている。
は、複数のプロセッサモジュール１０−１，１０−２，
・・・１０−ｎを持ち、プロセッサモジュール１０−１
〜１０−ｎのそれぞれには、ＣＰＵ（プロセッサ）１２
−１〜１２−ｎ及びキャッシュ装置１４−１〜１４−ｎ
が設けられている。キャッシュ装置１４−１〜１４−ｎ
はシステムバス１５により相互に接続され、更にシステ
ムバス１５により主記憶１６と接続されている。
【００６４】キャッシュ装置１４−１〜１４−ｎを接続
するシステムバス１５としては、例えばスヌープバスを
使用する。スヌープバスは、キャッシュ装置１４−１〜
１４−ｎのいずれかでＣＰＵ１２−１〜１２−ｎからフ
ェッチまたはストアの処理要求があった際に、この処理
要求に該当するキャッシュラインに保持しているデータ
ブロックの状態をスヌープ制御線の状態信号により直ち
に取得できるバスである。
するシステムバス１５としては、例えばスヌープバスを
使用する。スヌープバスは、キャッシュ装置１４−１〜
１４−ｎのいずれかでＣＰＵ１２−１〜１２−ｎからフ
ェッチまたはストアの処理要求があった際に、この処理
要求に該当するキャッシュラインに保持しているデータ
ブロックの状態をスヌープ制御線の状態信号により直ち
に取得できるバスである。
【００６５】図３は本発明のキャッシュ装置１０の機能
ブロック図である。キャッシュ装置１０は、キャッシュ
コントローラ１８とキャッシュメモリ２０で構成され
る。キャッシュメモリ２０は、複数のキャッシュライン
２２単位にデータを保持しており、各キャッシュライン
２２はタグ２４とデータブロック３０を含み、タグ２４
は状態タグ２６とアドレスタグ２８を備える。
ブロック図である。キャッシュ装置１０は、キャッシュ
コントローラ１８とキャッシュメモリ２０で構成され
る。キャッシュメモリ２０は、複数のキャッシュライン
２２単位にデータを保持しており、各キャッシュライン
２２はタグ２４とデータブロック３０を含み、タグ２４
は状態タグ２６とアドレスタグ２８を備える。
【００６６】キャッシュメモリ２０の状態タグ２６につ
き、本発明にあっては、データブロックの状態を無効
Ｉ、共有Ｓ、排他Ｅ、変更Ｍ及び共有変更Ｏの他に、自
系のフェッチ要求があった場合に、段階的に共有性を持
たせるための書込可能Ｗの６状態で表現してキャッシュ
メモリ２０を管理している。
き、本発明にあっては、データブロックの状態を無効
Ｉ、共有Ｓ、排他Ｅ、変更Ｍ及び共有変更Ｏの他に、自
系のフェッチ要求があった場合に、段階的に共有性を持
たせるための書込可能Ｗの６状態で表現してキャッシュ
メモリ２０を管理している。
【００６７】キャッシュコントローラ１８にはキャッシ
ュ制御管理部３２、状態管理部３４、プロセッサインタ
フェース３６、バスインタフェース３８が設けられる。
また状態管理部３４にはフェッチプロトコル処理部４０
とストアプロトコル処理部４２が設けられる。
ュ制御管理部３２、状態管理部３４、プロセッサインタ
フェース３６、バスインタフェース３８が設けられる。
また状態管理部３４にはフェッチプロトコル処理部４０
とストアプロトコル処理部４２が設けられる。
【００６８】キャッシュ制御管理部３２は、ＣＰＵ１２
からフェッチ要求を受けると、キャッシュメモリ２０の
タグ２４を参照し、要求アドレスとアドレス値の一致す
るアドレスタグ２８を持ったキャッシュライン２２を検
索する。アドレスの一致するキャッシュラインが存在し
ない場合にはキャッシュミスとなり、主記憶１６もしく
は他のキャッシュ装置からデータブロックを取得してＣ
ＰＵ１２に提供する。
からフェッチ要求を受けると、キャッシュメモリ２０の
タグ２４を参照し、要求アドレスとアドレス値の一致す
るアドレスタグ２８を持ったキャッシュライン２２を検
索する。アドレスの一致するキャッシュラインが存在し
ない場合にはキャッシュミスとなり、主記憶１６もしく
は他のキャッシュ装置からデータブロックを取得してＣ
ＰＵ１２に提供する。
【００６９】キャッシュ制御管理部３２は、要求アドレ
スに一致するアドレスのキャッシュラインが存在した場
合には、そのキャッシュラインの状態タグ２６による無
効Ｉ、共有Ｓ、排他Ｅ、変更Ｍ、共有変更Ｏまたは書込
可能Ｗの状態に応じた処理を行う。
スに一致するアドレスのキャッシュラインが存在した場
合には、そのキャッシュラインの状態タグ２６による無
効Ｉ、共有Ｓ、排他Ｅ、変更Ｍ、共有変更Ｏまたは書込
可能Ｗの状態に応じた処理を行う。
【００７０】キャッシュ制御管理部３２は、ＣＰＵ１２
からのストア要求に対し、キャッシュヒットであればキ
ャッシュメモリ２０上の該当するキャッシュラインのデ
ータブロックを更新するストア処理を行い、ミスヒット
であればキャッシュメモリ２０上に新たなキャッシュラ
インを確保してデータを書き込むストア処理を行う。こ
のとき他のキャッシュ装置に該当するデータブロックが
存在する場合には、最新のデータブロックを他のキャッ
シュ装置から取得した後にデータを書き込むストア処理
を行う。
からのストア要求に対し、キャッシュヒットであればキ
ャッシュメモリ２０上の該当するキャッシュラインのデ
ータブロックを更新するストア処理を行い、ミスヒット
であればキャッシュメモリ２０上に新たなキャッシュラ
インを確保してデータを書き込むストア処理を行う。こ
のとき他のキャッシュ装置に該当するデータブロックが
存在する場合には、最新のデータブロックを他のキャッ
シュ装置から取得した後にデータを書き込むストア処理
を行う。
【００７１】このようなキャッシュ制御管理部３２によ
るＣＰＵ１２及びシステムバス１５を経由した他のキャ
ッシュ装置からの処理要求に対し、状態管理部３４が処
理要求を実行した後の該当するキャッシュライン上の状
態タグ２６の状態遷移制御を行う。
るＣＰＵ１２及びシステムバス１５を経由した他のキャ
ッシュ装置からの処理要求に対し、状態管理部３４が処
理要求を実行した後の該当するキャッシュライン上の状
態タグ２６の状態遷移制御を行う。
【００７２】状態管理部３４によるキャッシュコヒーレ
ンスのための状態遷移制御として、本発明にあっては、
図１３に示した従来のＭＥＳＩＯの５状態のキャッシュ
プロトコルに更に自系フェッチ要求があった場合に段階
的に共有性を持たせるための書込可能Ｗを加えたＭＥＳ
ＩＯＷの６状態のキャッシュプロトコルを適用してい
る。
ンスのための状態遷移制御として、本発明にあっては、
図１３に示した従来のＭＥＳＩＯの５状態のキャッシュ
プロトコルに更に自系フェッチ要求があった場合に段階
的に共有性を持たせるための書込可能Ｗを加えたＭＥＳ
ＩＯＷの６状態のキャッシュプロトコルを適用してい
る。
【００７３】図４は、図３の状態管理部３４で使用され
るＭＥＳＩＯＷの６状態キャッシュプロトコルの状態遷
移の説明図である。即ち図４（Ａ）がフェッチプロトコ
ル処理部４０で処理するフェッチ要求に対するＭＥＳＩ
ＯＷフェッチプロトコルの状態遷移である。また図４
（Ｂ）が図３のストアプロトコル処理部４２によるＭＥ
ＳＩＯＷストアプロトコルの状態遷移である。
るＭＥＳＩＯＷの６状態キャッシュプロトコルの状態遷
移の説明図である。即ち図４（Ａ）がフェッチプロトコ
ル処理部４０で処理するフェッチ要求に対するＭＥＳＩ
ＯＷフェッチプロトコルの状態遷移である。また図４
（Ｂ）が図３のストアプロトコル処理部４２によるＭＥ
ＳＩＯＷストアプロトコルの状態遷移である。
【００７４】尚、図の実線の矢印は、その状態で自系Ｃ
ＰＵによるフェッチ要求又はストア要求があった場合の
遷移であり、破線の矢印は、他系のキャッシュ装置でフ
ェッチ要求又はストア要求が処理された場合の遷移であ
る。
ＰＵによるフェッチ要求又はストア要求があった場合の
遷移であり、破線の矢印は、他系のキャッシュ装置でフ
ェッチ要求又はストア要求が処理された場合の遷移であ
る。
【００７５】このよう図１４の本発明による６状態のキ
ャッシュプロトコルの特徴は、図１３に示した５状態の
キャッシュプロトコルに段階的に共有性を持たせるため
の書込可能Ｗの状態を付加している。
ャッシュプロトコルの特徴は、図１３に示した５状態の
キャッシュプロトコルに段階的に共有性を持たせるため
の書込可能Ｗの状態を付加している。
【００７６】そこで図４（Ａ）の本発明による６状態の
フェッチプロトコルと図１３（Ａ）の５状態のフェッチ
プロトコルを対比して見ると、新たに書込可能Ｗが加わ
っている。この書込可能Ｗの状態への遷移は、自系ＣＰ
Ｕからのフェッチ要求に対し自分のキャッシュメモリの
データブロックが無効Ｉで他のキャッシュ装置に該当す
るデータブロックが変更Ｍの状態で存在しているとき、
他のキャッシュ装置から該当するデータブロックを取得
して自系ＣＰＵに提供する。このような自系フェッチ処
理が済んだ状態で（１）取得先のキャッシュ装置のデー
タブロックの状態を変更Ｍから無効Ｉに切り替え、
（２）取得したデータブロックの状態を無効Ｉから本発
明で新たに設けた書込可能Ｗに切り替える。
フェッチプロトコルと図１３（Ａ）の５状態のフェッチ
プロトコルを対比して見ると、新たに書込可能Ｗが加わ
っている。この書込可能Ｗの状態への遷移は、自系ＣＰ
Ｕからのフェッチ要求に対し自分のキャッシュメモリの
データブロックが無効Ｉで他のキャッシュ装置に該当す
るデータブロックが変更Ｍの状態で存在しているとき、
他のキャッシュ装置から該当するデータブロックを取得
して自系ＣＰＵに提供する。このような自系フェッチ処
理が済んだ状態で（１）取得先のキャッシュ装置のデー
タブロックの状態を変更Ｍから無効Ｉに切り替え、
（２）取得したデータブロックの状態を無効Ｉから本発
明で新たに設けた書込可能Ｗに切り替える。
【００７７】この書込可能Ｗを生成する遷移状態は、図
４（Ａ）において無効Ｉから実線の矢印のように他系の
データブロックの状態が変更Ｍであることを条件に書込
可能Ｗの状態に遷移している部分である。また他系キャ
ッシュからフェッチ要求でデータを取得した後のデータ
ブロックの状態については、他系キャッシュのデータブ
ロックの状態がＭから破線のように無効Ｉに遷移してい
る部分である。
４（Ａ）において無効Ｉから実線の矢印のように他系の
データブロックの状態が変更Ｍであることを条件に書込
可能Ｗの状態に遷移している部分である。また他系キャ
ッシュからフェッチ要求でデータを取得した後のデータ
ブロックの状態については、他系キャッシュのデータブ
ロックの状態がＭから破線のように無効Ｉに遷移してい
る部分である。
【００７８】ここで図４（Ａ）の６状態のフェッチプロ
トコルを図１３（Ａ）の５状態のフェッチプロトコルと
対比して見ると、６状態のフェッチプロトコルにあって
は新たに書込可能Ｗの状態が付加されたことで、共有変
更Ｏへの遷移は、この追加した書込可能Ｗを経由して行
われることになる。
トコルを図１３（Ａ）の５状態のフェッチプロトコルと
対比して見ると、６状態のフェッチプロトコルにあって
は新たに書込可能Ｗの状態が付加されたことで、共有変
更Ｏへの遷移は、この追加した書込可能Ｗを経由して行
われることになる。
【００７９】図４（Ａ）のフェッチプロトコルに従って
キャッシュラインのデータブロックが書込可能Ｗとなっ
た場合には、図４（Ｂ）のストアプロトコルに従った自
系ＣＰＵからのストア要求に対し、他のキャッシュ装置
に対する状態変更要求を必要とすることなく、書込可能
Ｗ状態にあるキャッシュ装置のみでストア処理を完了す
ることができる。
キャッシュラインのデータブロックが書込可能Ｗとなっ
た場合には、図４（Ｂ）のストアプロトコルに従った自
系ＣＰＵからのストア要求に対し、他のキャッシュ装置
に対する状態変更要求を必要とすることなく、書込可能
Ｗ状態にあるキャッシュ装置のみでストア処理を完了す
ることができる。
【００８０】図４（Ｂ）のストアプロトコルにあって
も、図１３（Ｂ）に示した５状態のストアプロトコルに
新たに段階的に共有性を持たせるための書込可能Ｗが追
加されている。このため図４（Ａ）の６状態のフェッチ
プロトコルに従ってキャッシュラインのデータブロック
が書込可能Ｗとなった後は、自系ＣＰＵのストア要求が
完了すると、そのキャッシュラインのデータブロックの
状態は書込可能Ｗから変更Ｍに遷移する。
も、図１３（Ｂ）に示した５状態のストアプロトコルに
新たに段階的に共有性を持たせるための書込可能Ｗが追
加されている。このため図４（Ａ）の６状態のフェッチ
プロトコルに従ってキャッシュラインのデータブロック
が書込可能Ｗとなった後は、自系ＣＰＵのストア要求が
完了すると、そのキャッシュラインのデータブロックの
状態は書込可能Ｗから変更Ｍに遷移する。
【００８１】また書込可能Ｗとなっているデータブロッ
クが他系のキャッシュ装置でのストア要求の対象となっ
た場合には、破線のように書込可能Ｗから無効Ｉに遷移
する。
クが他系のキャッシュ装置でのストア要求の対象となっ
た場合には、破線のように書込可能Ｗから無効Ｉに遷移
する。
【００８２】更に無効Ｉの状態で他系のキャッシュ装置
からストア対象とするデータブロックを取得する際に、
他系のデータブロックの状態が書込可能Ｗまたは共有変
更Ｏの状態の場合には、他系キャッシュからデータブロ
ックを取得してストア処理を完了した状態で無効Ｉから
変更Ｍに遷移させる。これ以外の点は図１３（Ｂ）の５
状態のストアプロトコルの状態遷移と同じである。
からストア対象とするデータブロックを取得する際に、
他系のデータブロックの状態が書込可能Ｗまたは共有変
更Ｏの状態の場合には、他系キャッシュからデータブロ
ックを取得してストア処理を完了した状態で無効Ｉから
変更Ｍに遷移させる。これ以外の点は図１３（Ｂ）の５
状態のストアプロトコルの状態遷移と同じである。
【００８３】図５は、図２に示したマルチプロセッサシ
ステムの中の３つのプロセッサモジュールに設けている
ＣＰＵ１２−１，１２−２，１２−３及びそれぞれのキ
ャッシュ装置１４−１，１４−２．１４−３の３台ずつ
を例にとって、本発明のＳＥＭＩＯＷの６状態キャッシ
ュプロトコルについて、自系フェッチ要求によって書込
可能Ｗへの状態遷移とその後の自系ストア処理による状
態遷移を示した説明図である。
ステムの中の３つのプロセッサモジュールに設けている
ＣＰＵ１２−１，１２−２，１２−３及びそれぞれのキ
ャッシュ装置１４−１，１４−２．１４−３の３台ずつ
を例にとって、本発明のＳＥＭＩＯＷの６状態キャッシ
ュプロトコルについて、自系フェッチ要求によって書込
可能Ｗへの状態遷移とその後の自系ストア処理による状
態遷移を示した説明図である。
【００８４】図５（Ａ）は、真ん中に位置するＣＰＵ１
２−２がキャッシュ装置１４−２に対しフェッチ要求を
行ったときの該当データブロックの状態であり、キャッ
シュ装置１４−１が変更Ｍ、キャッシュ装置１４−２，
１４−３がそれぞれ無効Ｉとなっている。
２−２がキャッシュ装置１４−２に対しフェッチ要求を
行ったときの該当データブロックの状態であり、キャッ
シュ装置１４−１が変更Ｍ、キャッシュ装置１４−２，
１４−３がそれぞれ無効Ｉとなっている。
【００８５】以下のキャッシュ処理の説明にあっては、
中央に位置するＣＰＵ１２−２に着目しており、ＣＰＵ
１２−２からのフェッチ要求またはストア要求を自系フ
ェッチ要求または自系ストア要求とし、ＣＰＵ１２−１
またはＣＰＵ１２−３からのフェッチ要求またはストア
要求は他系フェッチ要求または他系ストア要求と呼ぶ。
中央に位置するＣＰＵ１２−２に着目しており、ＣＰＵ
１２−２からのフェッチ要求またはストア要求を自系フ
ェッチ要求または自系ストア要求とし、ＣＰＵ１２−１
またはＣＰＵ１２−３からのフェッチ要求またはストア
要求は他系フェッチ要求または他系ストア要求と呼ぶ。
【００８６】図５（Ａ）は、ＣＰＵ１２−２による自系
ＣＰＵフェッチ要求であり、このフェッチ要求を受けた
キャッシュ装置１４−２は該当するデータブロックの状
態が無効Ｉであることから、該当するキャッシュライン
を変更Ｍとして保持しているキャッシュ装置１４−１に
対しフェッチ要求を行う。
ＣＰＵフェッチ要求であり、このフェッチ要求を受けた
キャッシュ装置１４−２は該当するデータブロックの状
態が無効Ｉであることから、該当するキャッシュライン
を変更Ｍとして保持しているキャッシュ装置１４−１に
対しフェッチ要求を行う。
【００８７】続いて図５（Ｂ）のように、キャッシュ装
置１４−２からフェッチ要求を受けたキャッシュ装置１
４−１は、該当するデータブロックを要求元に転送し、
これをＣＰＵ１２−２に応答することでフェッチが完了
する。このフェッチ完了によって取得先のキャッシュ装
置１４−１のデータブロックは変更Ｍから無効Ｉに切り
替えられ、データブロックを取得したキャッシュ装置１
４−２にあっては、無効Ｉから本発明で新たに追加した
書込可能Ｗに切り替える。
置１４−２からフェッチ要求を受けたキャッシュ装置１
４−１は、該当するデータブロックを要求元に転送し、
これをＣＰＵ１２−２に応答することでフェッチが完了
する。このフェッチ完了によって取得先のキャッシュ装
置１４−１のデータブロックは変更Ｍから無効Ｉに切り
替えられ、データブロックを取得したキャッシュ装置１
４−２にあっては、無効Ｉから本発明で新たに追加した
書込可能Ｗに切り替える。
【００８８】ここで図９（Ａ）に示した従来の４状態の
フェッチプロトコルでは、キャッシュ装置１４−１の状
態Ｍから遷移する際に主記憶ＭＳの書込みを必要として
いるが、本発明の６状態キャッシュプロトコルにあって
は、図１３の５状態キャッシュプロトコルと同様、変更
Ｍからの遷移について主記憶書込み即ちＭＳライトを必
要としない。
フェッチプロトコルでは、キャッシュ装置１４−１の状
態Ｍから遷移する際に主記憶ＭＳの書込みを必要として
いるが、本発明の６状態キャッシュプロトコルにあって
は、図１３の５状態キャッシュプロトコルと同様、変更
Ｍからの遷移について主記憶書込み即ちＭＳライトを必
要としない。
【００８９】次に図５（Ｃ）のように、同じＣＰＵ１２
−２がフェッチ要求に続いて同じデータブロックに対し
ストア要求を行ったとする。このときストア要求の対象
となったデータブロックの状態は書込可能Ｗとなってお
り、他のキャッシュ装置１４−１，１４−３にあっては
該当するデータブロックは共に無効Ｉとなっている。
−２がフェッチ要求に続いて同じデータブロックに対し
ストア要求を行ったとする。このときストア要求の対象
となったデータブロックの状態は書込可能Ｗとなってお
り、他のキャッシュ装置１４−１，１４−３にあっては
該当するデータブロックは共に無効Ｉとなっている。
【００９０】このため、他のキャッシュ装置１４−１，
１４−３に対する状態変更通知を必要とすることなく、
キャッシュ装置１４−２に単独でＣＰＵ１２−２からの
データを書き込むストア処理を行い、図５（Ｄ）のスト
ア処理の完了により、キャッシュ装置１４−２のストア
済みのデータブロックは書込可能Ｗから変更Ｍに切り替
えられる。
１４−３に対する状態変更通知を必要とすることなく、
キャッシュ装置１４−２に単独でＣＰＵ１２−２からの
データを書き込むストア処理を行い、図５（Ｄ）のスト
ア処理の完了により、キャッシュ装置１４−２のストア
済みのデータブロックは書込可能Ｗから変更Ｍに切り替
えられる。
【００９１】これに対し図１４（Ｃ）〜（Ｆ）に示した
５状態のキャッシュプロトコルにおける自系フェッチ要
求後の自系ストア要求にあっては、自系及び他系の該当
するデータブロックの状態が共に共有Ｓとなっているた
めに、ストア要求に対し他のキャッシュ装置に対し状態
変更要求（ブロック変更要求）を行わなければならな
い。
５状態のキャッシュプロトコルにおける自系フェッチ要
求後の自系ストア要求にあっては、自系及び他系の該当
するデータブロックの状態が共に共有Ｓとなっているた
めに、ストア要求に対し他のキャッシュ装置に対し状態
変更要求（ブロック変更要求）を行わなければならな
い。
【００９２】この結果、本発明の６状態キャッシュプロ
トコルにあっては、自系フェッチに続く自系ストア処理
につき、データブロックが書込可能Ｗとなっているため
に他のキャッシュ装置に対する状態変更通知を必要とせ
ず、その分キャッシュのアクセスを高速にすることがで
きる。
トコルにあっては、自系フェッチに続く自系ストア処理
につき、データブロックが書込可能Ｗとなっているため
に他のキャッシュ装置に対する状態変更通知を必要とせ
ず、その分キャッシュのアクセスを高速にすることがで
きる。
【００９３】図６は、図５と同様、３つのＣＰＵ１２−
１〜１２−３及びキャッシュ装置１４−１〜１４−３を
例にとって、書込可能Ｗに切り替わる自系フェッチ要求
に続き他系フェッチ要求が行われた場合のキャッシュ処
理の説明図である。
１〜１２−３及びキャッシュ装置１４−１〜１４−３を
例にとって、書込可能Ｗに切り替わる自系フェッチ要求
に続き他系フェッチ要求が行われた場合のキャッシュ処
理の説明図である。
【００９４】図６（Ａ）（Ｂ）は、図５（Ａ）（Ｂ）と
同じであり、ＣＰＵ１２−２のキャッシュ装置１４−２
に対する自系のフェッチ要求に対し他のキャッシュ装置
１４−１からデータブロックを取得して応答すること
で、取得先のキャッシュ装置１４−１のデータブロック
は変更Ｍから無効Ｉに切り替わり、要求元のキャッシュ
装置１４−２のデータブロックは無効Ｉから書込可能Ｗ
に切り替わっている。
同じであり、ＣＰＵ１２−２のキャッシュ装置１４−２
に対する自系のフェッチ要求に対し他のキャッシュ装置
１４−１からデータブロックを取得して応答すること
で、取得先のキャッシュ装置１４−１のデータブロック
は変更Ｍから無効Ｉに切り替わり、要求元のキャッシュ
装置１４−２のデータブロックは無効Ｉから書込可能Ｗ
に切り替わっている。
【００９５】次に図６（Ｃ）のように、他のＣＰＵ１２
−３でキャッシュ装置１４−３にフェッチ要求が行わ
れ、該当するデータブロックは無効Ｉであることから、
書込可能Ｗの状態でデータブロックを保持しているキャ
ッシュ装置１４−２に対しフェッチ要求が行われる。
−３でキャッシュ装置１４−３にフェッチ要求が行わ
れ、該当するデータブロックは無効Ｉであることから、
書込可能Ｗの状態でデータブロックを保持しているキャ
ッシュ装置１４−２に対しフェッチ要求が行われる。
【００９６】このフェッチ要求に対し、図６（Ｄ）のよ
うにキャッシュ装置１４−２から要求元のキャッシュ装
置１４−３に該当するデータブロックが送られ、ＣＰＵ
１２−３に提供されてフェッチを完了する。
うにキャッシュ装置１４−２から要求元のキャッシュ装
置１４−３に該当するデータブロックが送られ、ＣＰＵ
１２−３に提供されてフェッチを完了する。
【００９７】このフェッチの完了で、データブロックの
転送元のキャッシュ装置１４−２にあっては、書込可能
Ｗから共有変更Ｏに切り替える。またデータブロックを
取得した要求元のキャッシュ装置１４−３にあっては、
無効Ｉから共有Ｓに遷移する。
転送元のキャッシュ装置１４−２にあっては、書込可能
Ｗから共有変更Ｏに切り替える。またデータブロックを
取得した要求元のキャッシュ装置１４−３にあっては、
無効Ｉから共有Ｓに遷移する。
【００９８】この自系フェッチ後の他系フェッチによる
処理は、図１５に示した従来の５状態のキャッシュプロ
トコルの場合と同じ手順であり、本発明で新たに書込可
能Ｗを加えた６状態としても、自系フェッチに続く他系
フェッチのキャッシュ処理の手順は増加せずに同じにで
きる。
処理は、図１５に示した従来の５状態のキャッシュプロ
トコルの場合と同じ手順であり、本発明で新たに書込可
能Ｗを加えた６状態としても、自系フェッチに続く他系
フェッチのキャッシュ処理の手順は増加せずに同じにで
きる。
【００９９】図７は、図４（Ｂ）に示した本発明による
６状態キャッシュプロトコルにおけるフェッチプロトコ
ルの他の実施形態の状態遷移の説明図である。この６状
態のフェッチプロトコルの状態遷移にあっては、自系フ
ェッチに続いて他系フェッチが行われた場合の書込可能
Ｗの状態にあるキャッシュデータの遷移を、図４（Ａ）
のフェッチプロトコルでは図６（Ｄ）のように共有変更
Ｏとしていたが、この実施形態にあっては共有Ｓとし、
フェッチ要求元に転送したデータブロックについて共有
変更Ｏとするようにしたことを特徴とする。
６状態キャッシュプロトコルにおけるフェッチプロトコ
ルの他の実施形態の状態遷移の説明図である。この６状
態のフェッチプロトコルの状態遷移にあっては、自系フ
ェッチに続いて他系フェッチが行われた場合の書込可能
Ｗの状態にあるキャッシュデータの遷移を、図４（Ａ）
のフェッチプロトコルでは図６（Ｄ）のように共有変更
Ｏとしていたが、この実施形態にあっては共有Ｓとし、
フェッチ要求元に転送したデータブロックについて共有
変更Ｏとするようにしたことを特徴とする。
【０１００】即ち図４（Ａ）のフェッチプロトコルにあ
っては、自系フェッチ要求、他系フェッチ要求と続いた
場合、書込可能Ｗから共有変更Ｏに遷移させているが、
図７のフェッチプロトコルにあっては書込可能Ｗから共
有Ｓに遷移させ、逆に書込可能Ｗのキャッシュ装置から
データブロックを取得した要求元を無効Ｉから共有変更
Ｏに遷移させている。
っては、自系フェッチ要求、他系フェッチ要求と続いた
場合、書込可能Ｗから共有変更Ｏに遷移させているが、
図７のフェッチプロトコルにあっては書込可能Ｗから共
有Ｓに遷移させ、逆に書込可能Ｗのキャッシュ装置から
データブロックを取得した要求元を無効Ｉから共有変更
Ｏに遷移させている。
【０１０１】図８は、図７のフェッチプロトコルに従っ
た自系フェッチに続いて他系フェッチを処理した場合の
キャッシュ処理の説明図である。図８（Ａ）（Ｂ）の自
系フェッチ処理は図６（Ａ）（Ｂ）と同じであり、図８
（Ｃ）（Ｄ）の他系フェッチ処理が図６（Ｃ）（Ｄ）と
異なる。
た自系フェッチに続いて他系フェッチを処理した場合の
キャッシュ処理の説明図である。図８（Ａ）（Ｂ）の自
系フェッチ処理は図６（Ａ）（Ｂ）と同じであり、図８
（Ｃ）（Ｄ）の他系フェッチ処理が図６（Ｃ）（Ｄ）と
異なる。
【０１０２】図６（Ｄ）では要求先のキャッシュ装置１
４−２の状態を書込可能Ｗから共有変更Ｏとし、要求元
のキャッシュ装置１４−３の状態を無効Ｉから共有Ｓと
していたものを、図８（Ｃ）（Ｄ）では、逆に要求元の
キャッシュ装置１４−２の書込可能Ｗを共有Ｓとし、要
求元のキャッシュ装置１４−３の無効Ｉを共有変更Ｏと
している。
４−２の状態を書込可能Ｗから共有変更Ｏとし、要求元
のキャッシュ装置１４−３の状態を無効Ｉから共有Ｓと
していたものを、図８（Ｃ）（Ｄ）では、逆に要求元の
キャッシュ装置１４−２の書込可能Ｗを共有Ｓとし、要
求元のキャッシュ装置１４−３の無効Ｉを共有変更Ｏと
している。
【０１０３】即ち図４（Ａ）のフェッチプロトコルにあ
っては、図６（Ｄ）のように他系フェッチ要求が続く限
り、要求先となるキャッシュ装置１４−２は共有変更Ｏ
の状態を継続することとなり、他系フェッチが続いても
共有変更Ｏとなっているキャッシュ装置は固定されるた
め、他系フェッチ要求に対し他のキャッシュ装置に対す
る状態変更要求が少なくできる。
っては、図６（Ｄ）のように他系フェッチ要求が続く限
り、要求先となるキャッシュ装置１４−２は共有変更Ｏ
の状態を継続することとなり、他系フェッチが続いても
共有変更Ｏとなっているキャッシュ装置は固定されるた
め、他系フェッチ要求に対し他のキャッシュ装置に対す
る状態変更要求が少なくできる。
【０１０４】これに対し図７のフェッチプロトコルにあ
っては、図８（Ｄ）のように他系フェッチ要求が続く場
合、要求元に次々と共有変更０が移動していくこととな
り、共有変更特定のキャッシュ装置に固定している場合
に比べストア要求を受ける機会が少ないため、共有状態
を長く続けたい場合に有効なプロトコルである。
っては、図８（Ｄ）のように他系フェッチ要求が続く場
合、要求元に次々と共有変更０が移動していくこととな
り、共有変更特定のキャッシュ装置に固定している場合
に比べストア要求を受ける機会が少ないため、共有状態
を長く続けたい場合に有効なプロトコルである。
【０１０５】もちろん、図４（Ａ）のフェッチプロトコ
ルとするか図７のフェッチプロトコルにするかは必要に
応じて適宜に設定することができる。例えば図４（Ａ）
のフェッチプロトコルと図７のフェッチプロトコルの両
方を備え、運用テストやシミュレーション等によりアク
セスの早い方のフェッチプロトコルを選択してダイナミ
ックに使用することもできる。
ルとするか図７のフェッチプロトコルにするかは必要に
応じて適宜に設定することができる。例えば図４（Ａ）
のフェッチプロトコルと図７のフェッチプロトコルの両
方を備え、運用テストやシミュレーション等によりアク
セスの早い方のフェッチプロトコルを選択してダイナミ
ックに使用することもできる。
【０１０６】尚、本発明は、その目的と利点を損なわな
い適宜の変形を含む。また本発明は上記の実施形態に示
した数値による限定は受けない。
い適宜の変形を含む。また本発明は上記の実施形態に示
した数値による限定は受けない。
【０１０７】
【発明の効果】以上説明してきたように本発明によれ
ば、データブロックの状態を無効、共有、排他、変更、
共有変更に加えて、フェッチ要求があった場合に段階的
に共有性を持たせるための書込可能を加えた６状態で表
現してキャッシュ制御を行うようにしたため、自系フェ
ッチ要求で他のキャッシュ装置の変更状態にあるデータ
ブロックを取得して書込可能状態とした後に自系ストア
要求を受けた場合、他のキャッシュ装置に対する状態変
更要求を必要とすることなく、書込可能状態にあるキャ
ッシュ装置単独でストア処理を完了することができ、こ
れによってキャッシュアクセスを更に高速にすることが
できる。
ば、データブロックの状態を無効、共有、排他、変更、
共有変更に加えて、フェッチ要求があった場合に段階的
に共有性を持たせるための書込可能を加えた６状態で表
現してキャッシュ制御を行うようにしたため、自系フェ
ッチ要求で他のキャッシュ装置の変更状態にあるデータ
ブロックを取得して書込可能状態とした後に自系ストア
要求を受けた場合、他のキャッシュ装置に対する状態変
更要求を必要とすることなく、書込可能状態にあるキャ
ッシュ装置単独でストア処理を完了することができ、こ
れによってキャッシュアクセスを更に高速にすることが
できる。
【０１０８】また、新たに書込可能を加えた６状態とし
ていても、データブロックが書込可能に遷移する自系フ
ェッチ要求に続いて他のＣＰＵからの他系フェッチ要求
があった場合にも、この他系フェッチ要求に対する動作
手順の回数を増やすことなく対応することができ、６状
態としたことによるアクセス性能の低下は起きない。
ていても、データブロックが書込可能に遷移する自系フ
ェッチ要求に続いて他のＣＰＵからの他系フェッチ要求
があった場合にも、この他系フェッチ要求に対する動作
手順の回数を増やすことなく対応することができ、６状
態としたことによるアクセス性能の低下は起きない。
【図１】本発明の原理説明図
【図２】本発明が適用されるマルチプロセッサシステム
のブロック図
のブロック図
【図３】本発明のキャッシュ装置の機能構成のブロック
図
図
【図４】本発明の６状態キャッシュプロトコルの状態遷
移の説明図
移の説明図
【図５】自系フェッチによる書込可能Ｗの状態の生成に
続いて自系ストアを行った場合の本発明のキャッシュ処
理の説明図
続いて自系ストアを行った場合の本発明のキャッシュ処
理の説明図
【図６】自系フェッチによる書込可能Ｗの状態の生成に
続いて他系フェッチを行った場合の本発明のキャッシュ
処理の説明図
続いて他系フェッチを行った場合の本発明のキャッシュ
処理の説明図
【図７】本発明の６状態キャッシュプロトコルのフェッ
チ要求に対する他の状態遷移の説明図
チ要求に対する他の状態遷移の説明図
【図８】自系フェッチによる書込可能Ｗの状態の生成に
続いて図７の状態遷移に従って自系ストアを行った場合
の本発明のキャッシュ処理の説明図
続いて図７の状態遷移に従って自系ストアを行った場合
の本発明のキャッシュ処理の説明図
【図９】従来の４状態キャッシュプロトコルの状態遷移
の説明図
の説明図
【図１０】従来の４状態キャッシュプロトコルで自系フ
ェッチに続いて自系ストアを行った場合のキャッシュ処
理の説明図
ェッチに続いて自系ストアを行った場合のキャッシュ処
理の説明図
【図１１】従来の４状態キャッシュプロトコルで自系フ
ェッチに続いて他系フェッチを行った場合のキャッシュ
処理の説明図
ェッチに続いて他系フェッチを行った場合のキャッシュ
処理の説明図
【図１２】従来の４状態キャッシュプロトコルにおける
フェッチ要求に対する他の状態遷移の説明図
フェッチ要求に対する他の状態遷移の説明図
【図１３】従来の５状態キャッシュプロトコルの状態遷
移の説明図
移の説明図
【図１４】従来の５状態キャッシュプロトコルで自系フ
ェッチに続いて自系ストアを行った場合のキャッシュ処
理の説明図
ェッチに続いて自系ストアを行った場合のキャッシュ処
理の説明図
【図１５】従来の５状態キャッシュプロトコルで自系フ
ェッチに続いて他系フェッチを行った場合のキャッシュ
処理の説明図
ェッチに続いて他系フェッチを行った場合のキャッシュ
処理の説明図
１０，１０−１〜１０−ｎ：プロセッサモジュール １２，１２−１〜１２−ｎ：ＣＰＵ（プロセッサ） １４，１４−１〜１４−ｎ：キャッシュ装置 １５：システムバス １６：主記憶装置（ＭＳ） １８：キャッシュコントローラ ２０：キャッシュメモリ ２２：キャッシュライン ２４：タグ ２６：状態 ２８：アドレス ３０：データブロック ３２：キャシュ制御管理部 ３４：状態管理部 ３６：プロセッサＩＦ ３８：バスＩＦ ４０：フェッチプロトコル処理部 ４２：ストアプロトコル処理部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年９月２５日（２０００．９．２
５）
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項９
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】近年のコンピュータシステムの高速化の
要求に伴い、マルチプロセッサシステムにおいては各Ｃ
ＰＵ（プロセッサ）にキャッシュ装置を設けている。Ｃ
ＰＵ毎に設けたキャッシュ上のデータは、キャッシュ間
に亘ってそのデータの正しさ、即ちデータの共有と一貫
性を保つため、キャッシュコヒーレンスプロトコルと呼
ばれるキャシュ間のデータの整合性を保つ規則に従っ
て、キャッシュメモリ上でブロック毎に管理されてい
る。
要求に伴い、マルチプロセッサシステムにおいては各Ｃ
ＰＵ（プロセッサ）にキャッシュ装置を設けている。Ｃ
ＰＵ毎に設けたキャッシュ上のデータは、キャッシュ間
に亘ってそのデータの正しさ、即ちデータの共有と一貫
性を保つため、キャッシュコヒーレンスプロトコルと呼
ばれるキャシュ間のデータの整合性を保つ規則に従っ
て、キャッシュメモリ上でブロック毎に管理されてい
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】図９は従来のＭＥＳＩキャッシュプロトコ
ルの状態遷移図であり、図９（Ａ）がフェッチ要求（リ
ード要求）の場合のフェッチプロトコルであり、図９
（Ｂ）がストア要求（ライト要求）の場合のストアプロ
トコルである。この状態遷移の記号は次の内容を表わ
す。
ルの状態遷移図であり、図９（Ａ）がフェッチ要求（リ
ード要求）の場合のフェッチプロトコルであり、図９
（Ｂ）がストア要求（ライト要求）の場合のストアプロ
トコルである。この状態遷移の記号は次の内容を表わ
す。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】このような従来のＭＥＳＩキャッシュプロ
トコルを用いたキュッシュ制御において、あるＣＰＵが
キャッシュ装置にストアしたデータブロックに対して、
他系のＣＰＵが参照するフェッチ要求を行った場合、主
記憶ＭＳへのデータブロックの書込みを必要とし、その
分、アクセスに時間がかかる。
トコルを用いたキュッシュ制御において、あるＣＰＵが
キャッシュ装置にストアしたデータブロックに対して、
他系のＣＰＵが参照するフェッチ要求を行った場合、主
記憶ＭＳへのデータブロックの書込みを必要とし、その
分、アクセスに時間がかかる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】図１０は、ＣＰＵ１００−１〜１００−３
とキャッシュ装置１００−１〜１０２−３で構成された
マルチプロセッサシステムであり、ＣＰＵ１０２−２が
フェッチ要求とストア要求を同じデータブロックに対し
行った場合である。まず図１０（Ａ）（Ｂ）は、ＣＰＵ
１００−２のフェッチ処理である。
とキャッシュ装置１００−１〜１０２−３で構成された
マルチプロセッサシステムであり、ＣＰＵ１０２−２が
フェッチ要求とストア要求を同じデータブロックに対し
行った場合である。まず図１０（Ａ）（Ｂ）は、ＣＰＵ
１００−２のフェッチ処理である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】図１０（Ｃ）−（Ｅ）は、次にＣＰＵ１０
０−２が同じデータブロックにストア要求を行った場合
である。図１０（Ｃ）のように、ＣＰＵ１００−２が自
系のキャッシュ装置１０２−２にストア要求を行うと、
共有Ｓの状態で同じデータブロックを保持している他系
のキャッシュ装置１０２−１にブロック変更要求を行
い、図１０（Ｄ）のように、データブロックの状態を共
有Ｓから無効Ｉに切替え、ＣＰＵ１００−２がキャッシ
ュ装置のデータブロックに新たなデータをストアするス
トア処理を行う。
０−２が同じデータブロックにストア要求を行った場合
である。図１０（Ｃ）のように、ＣＰＵ１００−２が自
系のキャッシュ装置１０２−２にストア要求を行うと、
共有Ｓの状態で同じデータブロックを保持している他系
のキャッシュ装置１０２−１にブロック変更要求を行
い、図１０（Ｄ）のように、データブロックの状態を共
有Ｓから無効Ｉに切替え、ＣＰＵ１００−２がキャッシ
ュ装置のデータブロックに新たなデータをストアするス
トア処理を行う。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】図１１は、ＣＰＵ１００−２とＣＰＵ１０
０−３が連続してフェッチ要求を同じデータブロックに
対し行った場合である。まず図１１（Ａ）（Ｂ）のＣＰ
Ｕ１００−２のフェッチ処理は、図１０（Ａ）（Ｂ）と
同じであり、キャッシュ装置１０２−１に対するフェッ
チ要求で主記憶ＭＳライトを必要とする。
０−３が連続してフェッチ要求を同じデータブロックに
対し行った場合である。まず図１１（Ａ）（Ｂ）のＣＰ
Ｕ１００−２のフェッチ処理は、図１０（Ａ）（Ｂ）と
同じであり、キャッシュ装置１０２−１に対するフェッ
チ要求で主記憶ＭＳライトを必要とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】図１４は、ＣＰＵ１００−１〜１００−３
とキャッシュ装置１０２−１〜１０２−３で構成された
マルチプロセッサシステムであり、ＣＰＵ１００がフェ
ッチ要求とストア要求を同じデータブロックに対し行っ
た場合である。まず図１４（Ａ）（Ｂ）は、ＣＰＵ１０
０−２のフェッチ処理である。
とキャッシュ装置１０２−１〜１０２−３で構成された
マルチプロセッサシステムであり、ＣＰＵ１００がフェ
ッチ要求とストア要求を同じデータブロックに対し行っ
た場合である。まず図１４（Ａ）（Ｂ）は、ＣＰＵ１０
０−２のフェッチ処理である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】このため図１４（Ｄ）のように、データブ
ロックの状態を共有変更Ｏから無効Ｉに切替え、ＣＰＵ
１００−２がキャッシュ装置のデータブロックに新たな
データをストアするストア処理を行う。このストア処理
が済むと図１４（Ｆ）のように、キャッシュ装置１０２
−２からストア完了がＣＰＵ１００−２に報告され、処
理を終了する。
ロックの状態を共有変更Ｏから無効Ｉに切替え、ＣＰＵ
１００−２がキャッシュ装置のデータブロックに新たな
データをストアするストア処理を行う。このストア処理
が済むと図１４（Ｆ）のように、キャッシュ装置１０２
−２からストア完了がＣＰＵ１００−２に報告され、処
理を終了する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】図１５は、ＣＰＵ１００−２とＣＰＵ１０
０−３の順番に連続してフェッチ要求を同じデータブロ
ックに対し行った場合である。まず図１５（Ａ）（Ｂ）
のＣＰＵ１００−２のフェッチ処理は図１４（Ａ）
（Ｂ）と同じであり、キャッシュ装置１０２−１に対す
るフェッチ要求で変更Ｍから共有変更Ｏに切替えるた
め、主記憶ＭＳライトは必要としない。
０−３の順番に連続してフェッチ要求を同じデータブロ
ックに対し行った場合である。まず図１５（Ａ）（Ｂ）
のＣＰＵ１００−２のフェッチ処理は図１４（Ａ）
（Ｂ）と同じであり、キャッシュ装置１０２−１に対す
るフェッチ要求で変更Ｍから共有変更Ｏに切替えるた
め、主記憶ＭＳライトは必要としない。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】この５状態のキャッシュプロトコルで、主
記憶ＭＳライトが必要になるのは、変更Ｍ又は共有変更
Ｏの状態にあるデータブロックを、自系ＣＰＵのストア
要求に伴ないリプレースする場合のみとなる。
記憶ＭＳライトが必要になるのは、変更Ｍ又は共有変更
Ｏの状態にあるデータブロックを、自系ＣＰＵのストア
要求に伴ないリプレースする場合のみとなる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】しかしながら、この５状態をとるキャッシ
ュプロトコルにあっても、図１４（Ｃ）のように、自系
フェッチ処理に続いて他系ストア処理が行われた場合、
共有変更Ｏの状態にある他系に対し無効Ｉに切替えるた
めの状態変更要求が必要であり、この他系への状態変更
要求を行っている分、ストア処理に時間がかかり、自系
のフェッチ要求で取得したキャッシュ上のデータブロッ
クに自系でストア処理を行う頻度は高いため、装置全体
としてのアクセス性能に大きく影響する問題があった。
ュプロトコルにあっても、図１４（Ｃ）のように、自系
フェッチ処理に続いて他系ストア処理が行われた場合、
共有変更Ｏの状態にある他系に対し無効Ｉに切替えるた
めの状態変更要求が必要であり、この他系への状態変更
要求を行っている分、ストア処理に時間がかかり、自系
のフェッチ要求で取得したキャッシュ上のデータブロッ
クに自系でストア処理を行う頻度は高いため、装置全体
としてのアクセス性能に大きく影響する問題があった。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正内容】
【０１０４】これに対し図７のフェッチプロトコルにあ
っては、図８（Ｄ）のように他系フェッチ要求が続く場
合、要求元に次々と共有変更０が移動していくこととな
り、共有変更の特定のキャッシュ装置に固定している場
合に比べストア要求を受ける機会が少ないため、共有状
態を長く続けたい場合に有効なプロトコルである。
っては、図８（Ｄ）のように他系フェッチ要求が続く場
合、要求元に次々と共有変更０が移動していくこととな
り、共有変更の特定のキャッシュ装置に固定している場
合に比べストア要求を受ける機会が少ないため、共有状
態を長く続けたい場合に有効なプロトコルである。
Claims (9)
- 【請求項１】プロセッサ毎に設けられ、相互に接続され
るキャッシュ装置に於いて、 前記主記憶の一部のデータをキャッシュラインのブロッ
ク単位に保持すると共に前記キャッシュラインに保持し
たデータブロック状態を示す情報を保持するキャッシュ
メモリと、 前記データブロックの状態を、無効Ｉ（Invalid)、共有
Ｓ（Shared）、排他Ｅ（Exclusive ）、変更Ｍ（Modifi
ed）、共有変更Ｏ（Shared Modified ）の他に、フェッ
チ要求があった場合に段階的に共有性を持たせるために
書込可能Ｗ（Writable Modified ）の６状態で表現して
前記キャッシュメモリを制御するキャッシュコントロー
ラと、を備えたことを特徴とするキャッシュ装置。 - 【請求項２】請求項１記載のキャッシュ装置に於いて、
前記キャッシュコントローラは、 自系のプロセッサから無効Ｉの状態にあるデータブロッ
クへのフェッチ要求に対し他系のキャッシュ装置から変
更Ｍの状態にあるデータブロックを取得した場合、取得
したデータブロックの状態を無効Ｉから書込可能Ｗに変
更し、 変更Ｍの状態にあるデータブロックに対し他系のキャッ
シュ装置からフェッチ要求を受けた場合は、該データブ
ロックの状態を変更Ｍから無効Ｉに切替えることを特徴
とするキャッシュ装置。 - 【請求項３】請求項２記載のキャッシュ装置に於いて、
前記キャッシュコントローラは、自系のプロセッサから
書込可能Ｗの状態にあるデータブロックへのストア要求
に対し、該データブロックにデータをストアした後にデ
ータブロックの状態を書込可能Ｗから変更Ｍに切替える
ことを特徴とするキャッシュ装置。 - 【請求項４】請求項２記載のキャッシュ装置に於いて、
前記キャッシュコントローラは、 データブロックが無効Ｉの状態にある他系のキャッシュ
装置から書込可能Ｗの状態にあるデータブロックにフェ
ッチ要求を受けた場合、該データブロックの状態を書込
可能Ｗから共有変更Ｏに切替え、 自系のプロセッサからの無効Ｉの状態にあるデータブロ
ックへのフェッチ要求に対し、他系のキャッシュ装置か
ら書込可能Ｗの状態にあるデータブロックを取得した場
合、取得したデータブロックの状態を無効Ｉから共有Ｓ
に切替えることを特徴とするキャッシュ装置。 - 【請求項５】請求項４記載のキャッシュ装置に於いて、
前記キャッシュコントローラは、共有変更Ｏの状態にあ
るデータブロックに自系のプロセッサ又は他系のキャッ
シュ装置からフェッチ要求を受けた場合、共有変更Ｏの
状態を維持することを特徴とするキャッシュ装置。 - 【請求項６】請求項２記載のキャッシュ装置に於いて、
前記キャッシュコントローラは、 データブロックが無効Ｉの状態にある他系のキャッシュ
装置から書込可能Ｗのデータブロックにフェッチ要求を
受けた場合、該データブロックの状態を書込可能Ｗから
共有Ｓに切替え、 自系のプロセッサからの無効Ｉの状態にあるデータブロ
ックへのフェッチ要求に対し、他系のキャッシュ装置か
ら書込可能Ｗの状態にあるデータブロックを取得した場
合、取得したデータブロックの状態を無効Ｉから共有変
更Ｏに切替えることを特徴とするキャッシュ装置。 - 【請求項７】請求項６記載のキャッシュ装置に於いて、
前記キャッシュコントローラは、 共有変更Ｏの状態にあるデータブロックに自系のプロセ
ッサからフェッチ要求を受けた場合は、共有変更Ｏの状
態を維持し、 共有変更Ｏの状態にあるデータブロックに他系のキャッ
シュ装置からフェッチ要求を受けた場合は、データブロ
ックの状態を共有変更Ｏから共有Ｓに切替え、 自系のプロセッサからの無効Ｉの状態にあるデータブロ
ックへのフェッチ要求に対し、他系のキャッシュ装置か
ら共有変更Ｏの状態にあるデータブロックを取得した場
合、取得したデータブロックの状態を無効Ｉから共有変
更Ｏに切替えることを特徴とするキャッシュ装置。 - 【請求項８】請求項５又は７記載のキャッシュ装置に於
いて、前記キャッシュコントローラは、 共有変更Ｏの状態にあるデータブロックに自系のプロセ
ッサからストア要求を受けた場合は、データブロックの
状態を共有変更Ｏから変更Ｍに切替え、 共有変更Ｏの状態にあるデータブロックに他系のキャッ
シュ装置からストア要求に基づく状態変更通知を受けた
場合は、データブロックの状態を共有変更Ｏから無効Ｉ
に切替えることを特徴とするキャッシュ装置。 - 【請求項９】プロセッサ毎に設けられ、相互にバス接続
されるキャッシュ装置を制御するキャッシュ制御方法に
於いて、 キャッシュメモリに主記憶の一部のデータをキャッシュ
ラインのブロック単位に保持すると共に前記キャッシュ
ラインに保持したデータブロック状態を示す情報を保持
し、 前記データブロックの状態を、無効Ｉ（Invalid)、共有
Ｓ（Shared）、排他系Ｅ（Exclusive ）、変更Ｍ（Modi
fied）、共有変更Ｏ（Shared Modified ）の他系に、フ
ェッチ要求があった場合に段階的に共有性を持たせるた
めに書込可能Ｗ（Writable Modified ）の６状態で表現
して前記キャッシュメモリを制御することを特徴とする
キャッシュ制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28775799A JP3897218B2 (ja) | 1999-10-08 | 1999-10-08 | キャッシュ装置及び制御方法 |
| US09/667,223 US6678800B1 (en) | 1999-10-08 | 2000-09-21 | Cache apparatus and control method having writable modified state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28775799A JP3897218B2 (ja) | 1999-10-08 | 1999-10-08 | キャッシュ装置及び制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001109662A true JP2001109662A (ja) | 2001-04-20 |
| JP3897218B2 JP3897218B2 (ja) | 2007-03-22 |
Family
ID=17721372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28775799A Expired - Fee Related JP3897218B2 (ja) | 1999-10-08 | 1999-10-08 | キャッシュ装置及び制御方法 |
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| Country | Link |
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| JP (1) | JP3897218B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2006501568A (ja) * | 2002-09-30 | 2006-01-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | キャッシュを備えたデータ処理システムのオーバーヘッドを小さくするための方法及び装置 |
| JP2007213304A (ja) * | 2006-02-09 | 2007-08-23 | Seiko Epson Corp | キャッシュメモリシステム及びマルチプロセッサシステム |
| WO2007099614A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | システムコントローラおよびキャッシュ制御方法 |
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| JP2017027402A (ja) * | 2015-07-23 | 2017-02-02 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10303605B2 (en) * | 2016-07-20 | 2019-05-28 | Intel Corporation | Increasing invalid to modified protocol occurrences in a computing system |
| WO2018059655A1 (en) | 2016-09-30 | 2018-04-05 | Intel Corporation | Method and apparatus for smart store operations with conditional ownership requests |
| US10133669B2 (en) | 2016-11-15 | 2018-11-20 | Intel Corporation | Sequential data writes to increase invalid to modified protocol occurrences in a computing system |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6334172B1 (en) * | 1998-02-17 | 2001-12-25 | International Business Machines Corporation | Cache coherency protocol with tagged state for modified values |
| US6321306B1 (en) * | 1999-11-09 | 2001-11-20 | International Business Machines Corporation | High performance multiprocessor system with modified-unsolicited cache state |
-
1999
- 1999-10-08 JP JP28775799A patent/JP3897218B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-21 US US09/667,223 patent/US6678800B1/en not_active Expired - Fee Related
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| US7979644B2 (en) | 2006-02-28 | 2011-07-12 | Fujitsu Limited | System controller and cache control method |
| US8327081B2 (en) | 2006-02-28 | 2012-12-04 | Fujitsu Limited | Information processing device and method for controlling the same |
| JP2017027402A (ja) * | 2015-07-23 | 2017-02-02 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3897218B2 (ja) | 2007-03-22 |
| US6678800B1 (en) | 2004-01-13 |
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