JPH09185547A - マルチプロセッサの制御方法及びその装置 - Google Patents

Abstract

(57)【要約】 【課題】 共有バスを用いた転送で必要となるハンドシ
ェークを用いずに、キャッシュメモリ間のデータ転送を
高速に行うことである。 【解決手段】 共有バス４に接続され、データを保持す
るデータ保持部、及び、このデータ保持部に保持された
データの情報を保持するタグ保持部を備えた複数のキャ
ッシュメモリ２と、複数のキャッシュメモリ２にそれぞ
れ接続され、必要なデータをキャッシュメモリ２に要求
することで所定の処理を行う複数のＰＥ１と、複数のキ
ャッシュメモリ２に接続され、これらキャッシュメモリ
２のデータの入出力の制御を行うキャッシュコヒーレン
ス部３とを設けてある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
の制御方法及びその装置に関し、特に、キャッシュメモ
リ間のデータ転送を高速に行うことができるマルチプロ
セッサの制御方法及びその装置に関する。

【０００２】

【従来の技術】マルチプロセッサの構成として、バス結
合型のマルチプロセッサが多く用いられている。図１１
に、従来のマルチプロセッサの構成図を示す。このマル
チプロセッサは、複数個のプロセシングエレメント（Ｐ
Ｅ）１０１、複数個のキャッシュメモリ１０２、共有バ
ス１０４、および共有メモリ（主メモリ）１０５とから
構成される。ＰＥ１０１は３２ビットリスクプロセッサ
(32bit RISC Processor）で、それぞれが、１つのキャ
ッシュメモリに接続される。ＰＥ１０１は、ロード／ス
トア命令の実行時に、接続されたキャッシュメモリにア
クセスする。

【０００３】キャッシュメモリ１０２は、それぞれが、
ＰＥ１０１のプライベートキャッシュとして接続され
る。また、キャッシュメモリ１０２は、共有バス１０４
を介して、相互に接続される。一般にマルチプロセッサ
の場合には、キャッシュメモリ１０２の所定のキャッシ
ュラインで保持される内容について他のキャッシュメモ
リにそのコピーが存在する場合が考えられる。この場合
の各キャッシュラインに保持される内容の整合性を担保
するために図２２に示す状態遷移図を用いることにより
キャッシュメモリを制御する場合が多い。以下、図１２
を用いて各状態を説明する。

【０００４】（１） インバリッド(Invalid) キャッシュメモリ中のキャッシュラインが無効の状態で
ある。リードミス、あるいはライトミスによって、キャ
ッシュにデータがロードされると、他の状態に遷移す
る。

【０００５】（２） クリーンエクスクルーシブ（Clea
n Exclusive ） キャッシュラインが有効で、他のキャッシュメモリに同
一アドレスのコピーが存在しない状態である。共有メモ
リと同一の最新の更新された値を保持している。

【０００６】（３） ダーティエクスクルーシブ（Dirt
y Exclusive ) キャッシュラインが有効で、他のキャッシュメモリに同
一アドレスのコピーが存在しない状態である。共有メモ
リとは異なる値を保持しており、リプレイス（あるデー
タがキャッシュメモリから追い出されて、その内容が消
去されること）時には、共有メモリへの書き戻しが必要
である。

【０００７】（４） クリーンシェアード(Clean Share
d) キャッシュラインが有効で、他のキャッシュメモリに同
一アドレスのコピーが存在するかも知れない状態であ
る。すべてのキャッシュメモリは、更新された最新の値
を保持しているが、共有メモリとは異なる可能性があ
る。また、リプレイス時に、共有メモリへのデータ書き
戻しは不要である。

【０００８】（５） ダーティシェアード(Dirty Share
d) キャッシュラインが有効で、他のキャッシュメモリに同
一アドレスのコピーが存在するかも知れない状態であ
る。共有メモリとは異なる最新の値を保持しており、リ
プレイス時には、共有メモリへの書き戻しが必要であ
る。

【０００９】以上のように、状態遷移図を用いることに
よりキャッシュメモリを制御を行っている。

【００１０】次に、キャッシュメモリは、ＰＥ１０１か
らの要求に従って、次のように共有バスに要求を出し、
メモリおよび他のキャッシュメモリとのデータ転送を行
う。

【００１１】（１） リードヒット(Read Hit) ＰＥ１０１からキャッシュメモリへのアクセスのみで操
作が完了する。共有バスへのアクセスは行われない。

【００１２】（２） リードミス(Read Miss) 共有バスを介して、所望のデータを要求する。他のキャ
ッシュメモリがこのデータを保持しており、このキャッ
シュラインがDirty Exclusive あるいはDirtySharedな
らば、データ要求に応答し、共有バスにこのラインを送
出する。一般的には同一コピーのうち、Dirty 状態にあ
るのはシステム中に唯一であるような仕様にする場合が
多く、このようにすることによりバス競合を防ぐことが
できる。他のキャッシュメモリから応答がなければ、所
望のデータは、共有メモリからロードされる。

【００１３】（３） ライトヒット(Write Hit) Clean Exclusive 、あるいはDirty Exclusive 状態なら
ば、自キャッシュへの書き込みだけで終了する。このと
きClean Exclusive 状態ならば、 Dirty Exclusive状態
に遷移する。Clean Shared、Dirty Shared状態のなら
ば、共有バスを介して他キャッシュの更新が行われる。
Clean Shared状態の場合には、Dirty Shared状態に遷移
し、Dirty Shared状態にある他キャッシュはClean Shar
ed状態に遷移する。すなわち、Dirty Shared状態は、シ
ステム中に1 つしか存在しない。

【００１４】（４） ライトミス(Write Miss) リードミスと同様に新データロードした後、ライトヒッ
トと同様の手続きをとる。

【００１５】図１３は、あるキャッシュメモリがリード
ミスを起こして、他のキャッシュメモリから所望のライ
ンを転送される場合のタイミング図である。マスタクロ
ックに付された括弧内の番号に対応して説明するまず、
キャッシュメモリが共有バスに要求を出す。要求信号を
ハイ（High) 状態にする（１）。続いて、要求を出した
キャッシュメモリは、バスを取得信号を入力した後
（２）、アドレスバスにアドレスを出す（３），
（４）。続いて、他のキャッシュメモリが、共有バス上
のデータ要求を認識して、キャッシュメモリを検索し
（Ａ），（５）、所望のデータが存在した場合、当該他
のキャッシュメモリは、このデータを共有バスに送出す
る（Ｂ），（６）。要求元のキャッシュメモリは、共有
バス上のデータを取り込み、アクノリッジを返す。送出
キャッシュメモリは、要求元のキャッシュメモリによる
アクノリッジ信号によって、データ送出を停止する。以
上でバス転送サイクルが終了する（７）。

【００１６】このように、従来のマルチプロセッサで
は、キャッシュメモリ間およびキャッシュメモリと主記
憶間のデータ転送は、要求を出すキャッシュメモリがバ
スマスタとなることで行っていた。すなわち、バスマス
タとなるまで、調停回路（図示せず）からのアクノリッ
ジを待つ必要があった。また、バス競合を防ぐあるキャ
ッシュメモリからのデータ要求に対して、Dirty 状態に
あるキャッシュメモリしか応答ができなかった。つま
り、他のキャッシュメモリが所望のデータを保持してい
ても、Dirty 状態でなければ、共有メモリからデータを
転送せざるを得なかった。さらに、Dirty Shared状態に
あるラインをリプレイスする場合、他のキャッシュメモ
リが同一ラインのコピーを保持していても、共有メモリ
への書き戻しを行わなければならなかった。これらは、
必要以上に共有メモリへのアクセスを要求し、システム
性能を低下を引き起こしていた。

【００１７】

【発明が解決しようとする課題】以上で述べたような従
来の構成では、共有バスを用いた転送で必要となるハン
ドシェークが、しばしばバス転送の高速化の妨げとなっ
ていた。さらに、あるデータ要求に対して、ダーティビ
ットがセットされているキャッシュメモリのみしか応答
できないため、余分な共有メモリへのアクセスが発生し
て、性能低下を引き起こしていた。

【００１８】本発明は上記事情に鑑みてなされたもので
ありその目的とするところは、共有バスを用いた転送で
必要となるハンドシェークを用いずに、キャッシュメモ
リ間のデータ転送を高速に行うことができるマルチプロ
セッサの制御方法及びその装置を提供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明の特徴は、データの転送を行う共有バス
と、この共有バスに接続され、データを保持する共有メ
モリと、前記共有バスに接続され、データを保持するデ
ータ保持部、及び、このデータ保持部に保持されたデー
タの情報を保持するタグ保持部を備えた複数のキャッシ
ュメモリと、この複数のキャッシュメモリのうち一のキ
ャッシュメモリに接続され、必要なデータを前記キャッ
シュメモリに要求して所定の処理を行う複数のプロセッ
サ（ＰＥ）と、を備えたマルチプロセッサを制御する方
法において、前記複数のキャッシュメモリのうちの所定
のキャッシュメモリで、他のキャッシュメモリと共有状
態にあってかつ共有メモリに対して更新されているデー
タがリプレイスされるとき、前記データを共有している
前記他のキャッシュメモリのうちの１つのキャッシュメ
モリのタグ保持部に、共有メモリに対して更新されてい
る旨の情報を保持させ、前記共有メモリへの前記更新さ
れているデータの書き戻しを行わないことである。

【００２０】上記発明の構成のように、他のキャッシュ
メモリに存在するデータが前記共有メモリに記憶されて
いる内容と異なる旨の情報を前記他のキャッシュメモリ
のタグ保持部に保持させるようにすることで、共有メモ
リに書き戻すことがないため、処理の高速化を図ること
ができるのである。

【００２１】次に、第２の発明の特徴は、データの転送
を行う共有バスと、この供給バスに接続され、データを
保持する共有メモリと、前記共有バスに接続され、デー
タを保持するデータ保持部、及び、このデータ保持部に
保持されたデータの情報を保持するタグ保持部を備えた
複数のキャッシュメモリと、この複数のキャッシュメモ
リにそれぞれ接続され、必要なデータを前記キャッシュ
メモリに要求することで所定の処理を行う複数のＰＥ
と、を備えたマルチプロセッサを制御する装置におい
て、前記複数のキャッシュメモリに接続され、これらキ
ャッシュメモリのデータの入出力の制御を行うキャッシ
ュコヒーレンス部を設けることである。

【００２２】上記発明の構成によれば、キャッシュメモ
リの制御のうち、共有バスを用いる制御をハンドシェー
クなしに集中的に制御することができ、さらにキャッシ
ュラインの状態にかかわらず、キャッシュメモリ間のデ
ータ転送を実行することができるのである。

【００２３】ここで、前記キャッシュコヒーレンス部
は、データを出力するキャッシュメモリに前記共有バス
への出力する旨の命令を行い、データを入力するキャッ
シュメモリに前記共有バスからの入力する旨の命令を行
うことでデータの入出力の制御を行うことが好ましい。

【００２４】また、前記キャッシュコヒーレンス部は、
前記複数のキャッシュメモリのうち、所定のキャッシュ
メモリがデータを要求する場合に、他のキャッシュメモ
リに前記要求されたデータが存在すれば、前記要求され
たデータの存在する前記他のキャッシュメモリのうちの
１つのキャッシュメモリに、前記要求されたデータを前
記共有バスに出力させ、前記所定のキャッシュメモリ
に、前記共有バスから前記要求されたデータを入力させ
ることが好ましい。

【００２５】また、前記キャッシュコヒーレンス部は、
前記複数のキャッシュメモリのうちの所定のキャッシュ
メモリで、キャッシュミスによって、前記共有メモリに
対して更新されているデータがリプレイスされるとき、
他のキャッシュメモリに前記リプレイスされるデータと
同一のデータが存在すれば、前記共有メモリに対して更
新されている旨の情報を、前記データを保持する前記他
のキャッシュメモリのうちの１つのキャッシュメモリの
前記タグ保持部に保持させ、前記共有メモリへの書き戻
しを行わないことが好ましい。

【００２６】次に、第３の発明の特徴は、データの転送
を行う共有バスと、この供給バスに接続され、データを
保持する共有メモリと、前記共有バスに接続され、デー
タを保持するデータ保持部、このデータ保持部に保持さ
れたデータの情報を保持するタグ保持部、及びデータの
要求があった場合であって、前記データ保持部に保持さ
れないデータを要求された場合には前記共有メモリに所
定のデータの要求を行う制御部を備えた複数のキャッシ
ュメモリと、この複数のキャッシュメモリにそれぞれ接
続され、必要なデータを前記キャッシュメモリに要求す
ることで所定の処理を行う複数のＰＥと、前記制御部か
らの要求を入力して、どの要求を受け付けるかを決定
し、決定された要求及び要求を行った前記ＰＥの情報を
出力する調停部と、前記複数のキャッシュメモリのタグ
記憶部に接続され、前記調停部にて決定された要求を入
力して所定の処理を実行するコヒーレンス制御部と、を
備えることである。

【００２７】ここで、前記調停部は、前記制御部から複
数の要求を入力した場合には、最も優先順位の高いＰＥ
の要求を選択し、選択された前記ＰＥは最も優先順位を
低くするようにして次の要求の選択を行うようにするこ
とで、どの要求を受け付けるかを決定する要求選択手段
と、この要求手段に接続され、前記決定された要求を行
ったＰＥ番号を入力し、該当するＰＥに前記要求が選択
された旨の信号を出力するアクノリッジ出力手段と、を
備えることが好ましい。

【００２８】また、前記要求選択手段は、シフトレジス
タにてＰＥ番号を保持することが好ましい。

【００２９】また、前記タグ保持部は、前記データ保持
部に保持された所定のデータが他のキャッシュメモリに
も保持されているか否かを示すシェア(Share) ビットを
少なくとも有し、前記コヒーレンス制御部は、前記調停
部にて決定されたリフィル要求を入力してリフィル要求
に係るデータが他のキャッシュメモリに存在するか否か
の検索のための命令を行うリフィル制御ロジックと、こ
のリフィル制御ロジックの命令を入力し、前記複数のキ
ャッシュメモリのタグ記憶部に前記データが存在するか
否かの検索信号を出力するタグ保持部Ｒｅａｄ信号生成
手段と、このタグ保持部Ｒｅａｄ信号生成手段にて検索
されたデータが存在するか否かを前記タグ保持部の出力
信号から判別するタグ情報判別手段と、このタグ情報判
別部にて検索されたデータが存在すると判別されたＰＥ
に該当するデータを前記共有バスに出力する命令を行う
データ保持部Ｒｅａｄ信号生成手段と、要求を行ったＰ
Ｅに共有バスよりデータを入力する命令を行うデータ保
持部Ｗｒｉｔｅ信号生成手段と、を備え、前記要求を行
ったＰＥ、及び、前記判別されたＰＥのキャッシュメモ
リのシェアードビットをセットすることが好ましい。

【００３０】また、前記タグ保持部は、前記データ保持
部に保持された所定のデータが前記共有メモリと異なる
虞のあるデータか否かを示すダーティ(Dirty) ビット
と、前記データ保持部に保持された所定のデータが他の
キャッシュメモリにも保持されているか否かを示すシェ
アードビットを少なくとも有し、前記コヒーレンス制御
部は、前記調停部にて決定されたリプレイス要求を入力
し、シェアードビットがセットされたリプレイスされる
データが他のキャッシュメモリに存在するか否かの検索
のための命令を行うリプレイス制御ロジックと、このリ
プレイス制御ロジックの命令を入力し、前記複数のキャ
ッシュメモリのタグ記憶部に前記データが存在するか否
かの検索信号を出力するタグ保持部Ｒｅａｄ信号生成手
段と、このタグ保持部Ｒｅａｄ信号生成手段にて検索さ
れたデータが存在するか否かを前記タグ保持部の出力信
号から判別するタグ情報判別手段と、このタグ情報判別
手段にて検索されたデータが存在すると判別されたＰＥ
に該当するデータを前記共有バスに出力する命令を行う
データ保持部Ｒｅａｄ信号生成手段と、要求を行ったＰ
Ｅに共有バスよりデータを入力する命令を行うデータ保
持部Ｗｒｉｔｅ信号生成手段と、を備え、前記要求を行
ったＰＥのキャッシュメモリのダーティビット及びシェ
アードビットをセットし、並びに、前記判別されたＰＥ
のキャッシュメモリのシェアードビットをセットするこ
とが好ましい。

【００３１】また、前記コヒーレンス制御部は、前記デ
ータ保持部に保持された所定のデータが他のキャッシュ
メモリにも保持されているか否かを示すダーティ(Dirt
y) ビットを少なくとも有し、前記調停部にて決定され
た書き込み更新要求を入力して、書き込み更新要求に係
るデータが他のキャッシュメモリに存在するか否かの検
索のための命令を行う書き込み更新制御ロジックと、こ
の書き込み更新制御ロジックの命令を入力し、前記複数
のキャッシュメモリのタグ記憶部に前記データが存在す
るか否かの検索信号を出力するタグ保持部Ｒｅａｄ信号
生成手段と、このタグ保持部Ｒｅａｄ信号生成手段にて
検索されたデータが存在するか否かを前記タグ保持部の
出力信号から判別するタグ情報判別手段と、要求を行っ
たＰＥに共有バスに該当するデータを出力する命令を行
うデータ保持部Ｒｅａｄ信号生成手段と、前記タグ情報
判別部にて検索されたデータが存在すると判別されたＰ
Ｅにデータを前記共有バスより入力する命令を行うデー
タ保持部Ｗｒｉｔｅ信号生成手段と、を備え、前記判別
されたＰＥのキャッシュメモリのダーティビットをセッ
トすることが好ましい。

【００３２】また、前記コヒーレンス制御部は、前記調
停部にて決定されたアトミックメモリアクセス要求を入
力し、この要求を行ったプロセッサがアトミック命令を
実行している間は、要求を受け付けない命令を前記要求
選択手段に行うアトミックメモリアクセス制御ロジック
を備えることが好ましい。

【００３３】

【発明の実施の形態】以下、本発明に係るマルチプロセ
ッサの実施形態について、図面を参照しながら説明す
る。図１は本発明の実施形態であるマルチプロセッサの
構成図である。本実施形態のマルチプロセッサは、複数
個のプロセシングエレメント（以下、ＰＥと記す）１
と、複数個のキャッシュメモリ２と、キャッシュコヒー
レンスユニット（以下、ＣＣＵと記す）３と、共有バス
４と、共有メモリ５とを有する。

【００３４】ＰＥ１はプロセッサエレメントであり、そ
れぞれが１つのキャッシュメモリ２に接続され、ロード
／ストア命令の実行時に、接続されたキャッシュメモリ
２にアクセスする。ＰＥ１は、演算制御命令、ロード命
令といったプロセッサでの演算処理命令のほかに、マル
チプロセッサ制御用のアトミックメモリアクセス命令を
持つ。アトミックメモリアクセス命令には、テストアン
ドセット命令、スワップ命令等がある。ＰＥ１は、ロー
ド／ストア命令の実行時に、キャッシュメモリ２に対し
て、図２に示す通りメモリ要求を行う場合にはメモリ要
求（図２のmemreq信号線２２）をアサートし、ack 信号
がアサートされるまで待機する。アトミックメモリアク
セス命令時は、atomic信号をアサートした後、ロード、
ストア命令の処理を行う。これらの処理の終了後、atom
ic信号線２１をネゲートする。なお、このＰＥ１はＣＩ
ＳＣプロセッサ、ＲＩＳＣプロセッサ等、種類の別を問
わないが、本実施形態においてはＲＩＳＣプロセッサを
前提に説明する。

【００３５】キャッシュメモリ２は、それぞれがＰＥ１
のプライベートキャッシュとして接続される。また、キ
ャッシュメモリ２は、共有バス４を介して相互に接続さ
れており、接続されたＰＥ１からのメモリ要求により所
定のデータを出力する。

【００３６】図２にキャッシュメモリ２の構成図を示
す。本実施形態で用いるキャッシュメモリ２は、タグ保
持部２０１と、データ保持部２０２と、キャッシュコン
トローラ２０３と、選択部２０４とを有する。本実施形
態で用いるキャッシュメモリ２は、ライトバック方式
で、サイズは16KByte 、32Byte/Line 構成で、直接マッ
ピング方式であるとするが、これに限られずに本発明は
実施可能である。

【００３７】タグ保持部２０１は、２ポートメモリで構
成され、ＰＥ１とコヒーレンス制御ユニット３２０から
の同時アクセスが可能である。タグ保持部２０１は５１
２ワード構成で、１ワードは、タグ部が１８ビット、有
効ビットが１ビット、Dirtyビットが１ビット、Shared
ビットが１ビットの構成のものを用いる。

【００３８】データ保持部２０２は必要に応じて共有メ
モリ（図示せず）から所定のデータを入力し、保持す
る。また、ＰＥの要求等により保持したデータの更新や
削除等を、コヒーレンス制御部３２０の制御により行
う。選択部２０４は、データ保持部２０２が保持するデ
ータの更新や削除等の処理におけるデータ転送をＰＥ１
若しくは共有バス４のいずれと行うかを選択して入出力
を行う。このための制御はコヒーレンス制御部３２０が
行う。

【００３９】キャッシュコントローラ２０３は、ＰＥ１
から各種の要求をatomic信号線２１、memreq信号線２
２、及びr/w 信号線２３から入力し、その要求の返答を
ack信号線２４にて行うように接続されている。また、
ＣＣＵ３に備えられる調停部３１０に要求をupdate信号
線２５、mlock 信号線２６、refill信号線２７、及びre
place 信号線２８にて行うように接続され、また、その
要求についての返答を ack信号線２９にて入力するよう
に接続されている。

【００４０】ＰＥ１からのメモリアクセス要求に対し
て、キャッシュコントローラ２０３は以下の処理を行
う。ＰＥ１からメモリアクセス要求を入力すると（memr
eq信号線２２）、アドレスとタグメモリの所定の番地の
値とを比較し、一致する場合には（キャッシュヒッ
ト）、ＰＥ１（ ack信号線２４）にアクノリッジ信号を
出力する。ここで、メモリアクセス要求が書き込みなら
ば、ＰＥ１からのデータをデータ保持部２０２の所定の
位置に書き込み、タグ保持部２０１の所定のワードのDi
rty ビットをセットする。一方、一致しない場合には
（ミスヒット）、キャッシュコントローラ２０３は、Ｃ
ＣＵ３に対して、Dirty ビットがセットされていればキ
ャッシュリプレイス要求を、セットされていなければキ
ャッシュリフィル要求を出し、ＣＣＵ３（ ack信号線２
９）からのアクノリッジを待つ。

【００４１】また、キャッシュコントローラ２０３は、
Sharedビットのセットされているラインへの書き込みが
あると、ＣＣＵ３に対して、update信号線２５をアサー
トする。そして、ＣＣＵ３からのack 信号線２９がアサ
ートされるまで待機する。また、キャッシュコントロー
ラ２０３は、アトミックロードストア命令の要求をＰＥ
１からatomic信号線２１にて入力したときは、mlock 信
号線２６をアサートし、コヒーレンスコントロールユニ
ット３からのack 信号線２９がアサートされるまで待機
する。

【００４２】ＣＣＵ３は、共有メモリ５とキャッシュメ
モリ２間のデータ転送、およびキャッシュメモリ２間で
のコヒーレンシを保持するためにキャッシュメモリ間の
データ転送の制御をするためのものである。このＣＣＵ
３は、調停部３１０と、コヒーレンス制御部３２０とを
有する。

【００４３】調停部３１０の構成は図３に示すように、
キャッシュメモリからの要求を入力し、どの要求を受け
付けるかを選択し、決定された要求を行ったＰＥ番号及
びその要求を出力する要求選択手段３１１と、要求選択
手段３１１が出力するＰＥ番号を入力し、そのＰＥ番号
に該当するＰＥにアクノリッジ信号を出力するアクノリ
ッジ出力手段３１２とを有する。なお、ＣＣＵ３は共有
バス４に接続する全てのキャッシュメモリに接続されて
いるが、本図では図面の簡略化のため、１つのキャッシ
ュメモリ２にのみ接続されるように示してある。

【００４４】要求選択手段３１１は、各キャッシュメモ
リ２（図示せず）から、キャッシュリフィル(refill)、
コヒーレンス制御のためのバス書き込み(update,replac
e)、不可分アクセス命令のためのメモリロック(mlock)
の各要求を入力する。複数の要求を入力した場合には、
どのＰＥからの要求を受け付けるか決定する。この決定
には、ＬＲＵ(Least Recently Used) 法に基づいて行
う、すなわち、複数の要求を入力した場合には最も共有
バス４を利用していないＰＥの要求を優先的に受け付け
るようにする。このＬＲＵ法を実現するにはシフトレジ
スタを用いて、複数の要求を入力した場合には最も優先
順位の高いＰＥの要求を選択し、選択されたＰＥは最も
優先順位を低くするようにして次の要求の選択を行うよ
うにしてもよい。これにより、公平なバス調停を実現す
ることができる。

【００４５】要求を受け付けるＰＥを決定すると、その
要求を行ったＰＥ番号及びその要求を出力する。なお、
ＰＥ番号は、複数のＰＥのうち一のＰＥを特定できるも
のであればどのようなものでもよい。

【００４６】アクノリッジ出力手段３１２は、要求選択
手段３１１が出力したＰＥ番号を入力し、該当するＰＥ
にアクノリッジ信号をアサートする。

【００４７】コヒーレンス制御部３２０の構成は図４に
示すように、調停部３１０からの入力信号線３２９から
の情報を入力する。この情報は各種の処理を行うリフィ
ル制御ロジック３２１、リプレイス制御ロジック３２
２、書き込み更新制御ロジック３２３、及びアトミック
メモリアクセス制御ロジック３２４の各制御ロジックに
入力される。また、各種の信号を生成するデータ保持部
Ｒｅａｄ信号生成手段３２５、データ保持部Ｗｒｉｔｅ
信号生成手段３２６、及びタグ保持部Ｒｅａｄ信号生成
手段３２７は各制御ロジックにて出力された信号を入力
して各キャッシュメモリに出力する。さらに、タグ情報
判別手段３２８は、このタグ保持部Ｒｅａｄ信号生成手
段３２７の出力信号及びキャッシュメモリ２からのタグ
情報を入力し、このタグ情報所定の制御ロジックに出力
するようにしてある。以下、各制御ロジックの処理を説
明する。

【００４８】図５は、リフィル制御ロジック３２１が行
う処理を示したフローチャ−トである。この処理はリフ
ィル要求を受けた場合、すなわち、あるキャッシュメモ
リがリフィル要求を出して他のキャッシュに所望のデー
タが存在する場合に、共有バス４を用いて、オンチップ
のキャッシュ間でデータ転送を行う場合の処理である。

【００４９】（１） まず、リフィル制御ロジック３２
１は、要求選択手段３１１にて選択された要求のうちリ
フィル要求をＰＥ番号等を入力することにより受け付け
る（ステップＳ５０１）。従って、要求を行ったＰＥの
refill信号線がアサートされている。

【００５０】（２） リフィル制御ロジック３２１は、
他のすべてのキャッシュメモリのタグ保持部２０１をア
クセスし、所望のデータが存在するか否かの検索のため
の命令をする（ステップＳ５０２）。この検索は、タグ
保持部Ｒｅａｄ信号生成手段３２７に検索要求を行い、
この要求によりタグ保持部Ｒｅａｄ信号生成手段３２７
は検索のための信号を生成して各キャッシュメモリのタ
グ保持部（図示せず）に出力する。各タグ保持部からの
返答はタグ情報判別手段３２８が入力して、所望のデー
タを有するＰＥ番号をリフィル制御ロジック３２１に出
力する。

【００５１】（３） あるキャッシュメモリに、所望の
データが存在した場合、ＣＣＵ３は、データの存在する
キャッシュメモリのデータ保持部（図示せず）からデー
タを読み出す（ステップＳ５０３）。この読み出しには
データ保持部Ｒｅａｄ信号生成手段３２５に要求を行
い、この要求によりデータ保持部Ｒｅａｄ信号生成手段
３２５は、読み出しのための信号を生成して所望のデー
タを保持する他のキャッシュメモリに該当するデータを
共有バス４に出力するよう命令を行う。この信号を入力
した他のキャッシュメモリはデータの存在したラインの
Sharedビットをセットし、共有バス４に所望のデータを
出力する。共有バス４のビット幅はデータ保持部２０２
の１ライン分（256bit）あるので、一度にデータ保持部
２０２の１ライン分を転送することができる。また、デ
ータ保持部Ｗｒｉｔｅ信号生成手段３２６は、要求を行
ったＰＥに共有バス４よりデータを入力するよう命令を
行う。以上のように、キャッシュコヒーレンス部３２０
は、データを出力するキャッシュメモリに共有バス４へ
の出力命令を行い、データを入力するキャッシュメモリ
に共有バス４からの入力命令を行うことでデータの入出
力の制御を行うようにすることで、当該他のキャッシュ
メモリはバスアービトレーションを行うことなく所定の
データを転送することができる。

【００５２】（４） 要求を出したキャッシュメモリ
は、共有バス４上のデータをデータ保持部に書き込む。
そして、書き込んだラインのSharedビットをセットす
る。同時に、アクノリッジをアサートして、データ転送
サイクルを終了する。

【００５３】以上のような動作のタイミング図を図９に
示す。マスタクロックに付された括弧内の番号に対応し
て説明する。

【００５４】まず、キャッシュメモリがrefill信号をア
サートして、リフィル要求する。ＣＣＵ３はこれを受け
付ける（１）。ＣＣＵ３は、アドレスバスにアドレスを
出力し、他のキャッシュメモリのタグ保持部をアクセス
し、所望のデータが存在するか否かを検索する（２）。
所望のデータが存在した場合、ＣＣＵ３は当該他のキャ
ッシュメモリのデータ保持部から、このデータを共有バ
ス４に送出する（３）。ＣＣＵ３は、共有バス４上のデ
ータを要求元キャッシュメモリのデータ保持部に入力す
るよう命令を行う（４）。以上でバス転送サイクルが終
了する。

【００５５】図６は、リプレイス制御ロジック３２２が
行う処理を示したフローチャ−トである。この処理は、
あるキャッシュメモリがリプレイス要求を出した場合の
処理である。

【００５６】（１） まず、リプレイス制御ロジック３
２２は、要求選択手段３１１にて選択された要求のうち
リプレイス要求をＰＥ番号等を入力することにより受け
付ける（ステップＳ６０１）。従って、要求を行ったＰ
Ｅのreplace 信号線がアサートされており、このキャッ
シュラインのDirty ビットがセットされている。

【００５７】（２） ＣＣＵ３は、追い出されるキャッ
シュラインにSharedビットがセットされていないか否か
の判断を行い（ステップＳ６０２）、セットされていな
ければ、このデータを共有メモリ５に書き戻す（ステッ
プＳ６０４）。Sharedビットがセットされており、か
つ、追い出されるデータのコピーがある場合には、他の
すべてのキャッシュメモリのタグ保持部２０１をアクセ
スし、同じデータラインを他のキャッシュメモリが保持
しているかどうかを検索するための命令をする。この検
索は、タグ保持部Ｒｅａｄ信号生成手段３２７に要求を
行い、この要求によりタグ保持部Ｒｅａｄ信号生成手段
３２７は検索のための信号を生成して各キャッシュメモ
リのタグ保持部（図示せず）に出力する。各タグ保持部
からの返答はタグ情報判別手段３２８が入力して、所望
のデータを有するＰＥ番号をリフィル制御ロジック３２
１に出力する。

【００５８】他のキャッシュメモリが保持している場
合、このデータを保持しているキャッシュメモリのキャ
ッシュラインのDirty ビットをセットする（ステップＳ
６０３）。このように共有メモリ５に書き戻すことな
く、データを保持しているキャッシュメモリのキャッシ
ュラインのDirty ビットをセットのみを行うことで処理
の高速化を図ることができる。

【００５９】（３） 次に、新しくロードすべきデータ
について、リフィル要求処理を行う（ステップＳ６０
５）。この内容は上記の通りであるので、その説明は省
略する。

【００６０】図７は、書き込み更新要求制御ロジック３
２３が行う処理を示したフローチャ−トである。この処
理は、あるキャッシュメモリで、Sharedビットのセット
されているラインへの書き込みが起こった場合の処理で
ある。

【００６１】（１） まず、書き込み更新要求制御ロジ
ック３２３は、要求選択手段３１１にて選択された要求
のうち書き込み更新要求をＰＥ番号等を入力することに
より受け付ける（ステップＳ７０１）。従って、要求を
行ったＰＥのSharedビットのセットされているラインへ
の書き込みが発生し、update信号線がアサートされてい
る。

【００６２】（２） ＣＣＵ３は、書き込みの起こった
データとアドレスを、共有バス４に読み出すとともに、
他のすべてのタグ保持部を読み出し、同一ラインを他の
キャッシュメモリが共有していないかどうかを検索する
ための命令をする（ステップＳ７０２）。この検索は、
タグ保持部Ｒｅａｄ信号生成手段３２７に要求を行い、
この要求によりタグ保持部Ｒｅａｄ信号生成手段３２７
は検索のための信号を生成して各キャッシュメモリのタ
グ保持部（図示せず）に出力する。各タグ保持部からの
返答はタグ情報判別手段３２８が入力して、所望のデー
タを有するＰＥ番号を書き込み更新要求制御ロジック３
２３に出力する。

【００６３】（３） 同一ラインを保持するキャッシュ
メモリが存在した場合、ＣＣＵ３は、このキャッシュメ
モリの当該ラインを共有バス４上のデータで更新し（ス
テップＳ７０３）、更新されたキャッシュメモリの当該
ラインのDirty ビットをリセットする。

【００６４】（４） ＣＣＵ３は、要求を出したキャッ
シュメモリにアクノリッジをアサートして、共有バスサ
イクルを終了する。

【００６５】図８はアトミックメモリアクセス制御ロジ
ック３２４が行う処理を示したフローチャートである。
この処理は、あるキャッシュメモリからアトミックメモ
リアクセス要求が発生した場合の処理である。

【００６６】まず、アトミックメモリアクセス制御ロジ
ック３２４は、要求選択手段３１１にて選択された要求
のうちアトミックメモリアクセス要求をＰＥ番号等を入
力することにより受け付ける（ステップＳ８０１）。従
って、要求を行ったＰＥのmlock 信号線がアサートされ
ている。ＣＣＵ３は、mlock 信号線がネゲートされるま
で、他のキャッシュメモリからのバス要求をいっさい受
け付けない。

【００６７】キャッシュメモリの各ラインは、有効ビッ
ト、Dirty ビット、Sharedビットの３ビットで、次の５
つの状態を表し、図１０のような状態遷移図で制御され
る。

【００６８】 インバリッド(Invalid) 有効ビットがリセットされており、キャッシュラインが
無効の状態である。リードミス、あるいはライトミスに
よって、キャッシュにデータがロードされると、他の状
態に遷移する。一度他の状態に遷移すると、FLASH 命令
によってキャッシュの内容がフラッシュされるまで、In
valid 状態には戻らない。

【００６９】 クリーンエクスクルーシブ（Clean Ex
clusive ) 有効ビットがセットされており、他のキャッシュに同一
アドレスのコピーが存在しない状態である。共有メモリ
５と同一の最新の更新された値を保持している。すなわ
ち、Dirty ビットとSharedビットはリセットされてい
る。

【００７０】 ダーティエクスクルーシブ（Dirty Ex
clusive ) 有効ビットはセットされており、他のキャッシュに同一
アドレスのコピーが存在しない状態である。共有メモリ
５とは異なる値を保持しており、リプレイス時には、共
有メモリ５への書き戻しが必要である。すなわち、Shar
edビットはリセットされており、Dirty ビットはセット
されている。

【００７１】 クリーンシェアード(Clean Shared) 有効ビットはセットされており、他のキャッシュに同一
アドレスのコピーが存在するかも知れない。すべてのキ
ャッシュは、更新された最新の値を保持しているが、共
有メモリ５とは異なるかもしれない。リプレイス時に、
共有メモリ５へのデータ書き戻しは不要である。すなわ
ち、Sharedビットはセットされており、Dirty ビットは
リセットされている。

【００７２】 ダーティシェアード(Dirty Shared) 有効ビットセットされており、他のキャッシュに同一ア
ドレスのコピーが存在するかも知れない。共有メモリ５
とは異なる最新の値を保持しており、リプレイス時に
は、共有メモリ５への書き戻しが必要である。すなわ
ち、Dirty ビット、Sharedビット共にセットされてい
る。

【００７３】以上述べたように、本実施形態のマルチプ
ロセッサの制御装置によれば、ＣＣＵ３が、共有バス４
を介するキャッシュメモリ２へのデータ転送をすべて制
御することによって、キャッシュメモリ間のハンドシェ
ークを不要にし、高速なバス操作が可能となる。また、
あるキャッシュメモリでキャッシュミスが発生し、所望
のデータが他のキャッシュメモリに存在する場合、他の
キャッシュメモリの状態に関わらず、そのキャッシュメ
モリからデータが転送されるため、共有メモリ５へのア
クセス頻度が減少する。

【００７４】さらに、Dirty ビットがセットされたライ
ンがリプレイスされる時に、他のキャッシュメモリがそ
のコピーを保持している場合、そのコピーのDirty ビッ
トをセットするだけで、共有メモリ５への書き戻しを省
略できる。その結果、ボトルネックとなりやすい共有メ
モリ５へのアクセスを著しく減少することができる。

【００７５】

【発明の効果】以上説明してきたように、本発明に係る
マルチプロセッサの制御方法及びその装置によれば、共
有バスを用いた転送で必要となるハンドシェークを用い
ずに、キャッシュメモリ間のデータ転送を高速に行うこ
とができる

【図面の簡単な説明】

【図１】本発明のマルチプロセッサの構成を示すブロッ
ク図である。

【図２】本発明のキャッシュメモリ２及びＣＣＵ３の構
成を示すブロック図である。

【図３】調停部３１０の構成を示すブロック図である。

【図４】コヒーレンス制御部３２０の構成を示すブロッ
ク図である。

【図５】リフィル要求処理を示すフローチャートであ
る。

【図６】リプレイス要求処理を示すフローチャートであ
る。

【図７】書き込み更新要求処理を示すフローチャートで
ある。

【図８】アトミックメモリアクセス命令処理を示すフロ
ーチャートである。

【図９】本発明の共有バス制御のタイミングを示す図で
ある。

【図１０】本発明のキャッシュメモリの状態遷移を示す
図である。

【図１１】従来のマルチプロセッサの構成を示すブロッ
ク図である。

【図１２】従来のキャッシュメモリの状態遷移を示す図
である。

【図１３】従来の共有バス制御のタイミングを示す図で
ある。

【符号の説明】

１，１０１ プロセシングエレメント ２，１０２ キャッシュメモリ ３ キャシュコヒーレンススユニット（ＣＣＵ） ４，１０４ 共有バス ５，１０５ 共有メモリ（主メモリ） ２１ atomic信号線 ２２ memreq信号線 ２３ r/w 信号線 ２４，２９ ack 信号線 ２５ update信号線 ２６ mlock 信号線 ２７ refill信号線 ２８ replace 信号線 ２０１ データ保持部 ２０２ タグ保持部 ２０３ キャッシュコントローラ ２０４ 選択部 ３１０ 調停部 ３１１ 要求選択手段 ３１２ アクノリッジ出力手段 ３２０ コヒーレンス制御部 ３２１ リフィル制御ロジック ３２２ リプレイス制御ロジック ３２３ 書き込み更新制御ロジック ３２４ アトミックメモリアクセス制御ロジック ３２５ データ保持部Ｒｅａｄ信号生成手段 ３２６ データ保持部Ｗｒｉｔｅ信号生成手段 ３２７ タグ保持部Ｒｅａｄ信号生成手段 ３２８ タグ情報判別手段 ３２９ 調停回路３１０からの信号線

Claims (12)

【特許請求の範囲】
1. 【請求項１】 データの転送を行う共有バスと、 この共有バスに接続され、データを保持する共有メモリ
   と、 前記共有バスに接続され、データを保持するデータ保持
   部、及び、このデータ保持部に保持されたデータの情報
   を保持するタグ保持部を備えた複数のキャッシュメモリ
   と、 この複数のキャッシュメモリのうち一のキャッシュメモ
   リに接続され、必要なデータを前記キャッシュメモリに
   要求して所定の処理を行う複数のプロセッサ（ＰＥ）
   と、 を備えたマルチプロセッサを制御する方法において、 前記複数のキャッシュメモリのうちの所定のキャッシュ
   メモリで、他のキャッシュメモリと共有状態にあってか
   つ共有メモリに対して更新されているデータがリプレイ
   スされるとき、前記データを共有している前記他のキャ
   ッシュメモリのうちの１つのキャッシュメモリのタグ保
   持部に、共有メモリに対して更新されている旨の情報を
   保持させ、前記共有メモリへの前記更新されているデー
   タの書き戻しを行わないことを特徴とするマルチプロセ
   ッサの制御方法。
2. 【請求項２】 データの転送を行う共有バスと、 この供給バスに接続され、データを保持する共有メモリ
   と、 前記共有バスに接続され、データを保持するデータ保持
   部、及び、このデータ保持部に保持されたデータの情報
   を保持するタグ保持部を備えた複数のキャッシュメモリ
   と、 この複数のキャッシュメモリにそれぞれ接続され、必要
   なデータを前記キャッシュメモリに要求することで所定
   の処理を行う複数のＰＥと、 を備えたマルチプロセッサを制御する装置において、 前記複数のキャッシュメモリに接続され、これらキャッ
   シュメモリのデータの入出力の制御を行うキャッシュコ
   ヒーレンス部を設けることを特徴とするマルチプロセッ
   サ制御装置。
3. 【請求項３】 前記キャッシュコヒーレンス部は、 データを出力するキャッシュメモリに前記共有バスへの
   出力する旨の命令を行い、データを入力するキャッシュ
   メモリに前記共有バスからの入力する旨の命令を行うこ
   とでデータの入出力の制御を行うことを特徴とする請求
   項２記載のマルチプロセッサ制御装置。
4. 【請求項４】 前記キャッシュコヒーレンス部は、 前記複数のキャッシュメモリのうち、所定のキャッシュ
   メモリがデータを要求する場合に、他のキャッシュメモ
   リに前記要求されたデータが存在すれば、前記要求され
   たデータの存在する前記他のキャッシュメモリのうちの
   １つのキャッシュメモリに、前記要求されたデータを前
   記共有バスに出力させ、前記所定のキャッシュメモリ
   に、前記共有バスから前記要求されたデータを入力させ
   ることを特徴とする請求項２記載のマルチプロセッサ装
   置。
5. 【請求項５】 前記キャッシュコヒーレンス部は、 前記複数のキャッシュメモリのうちの所定のキャッシュ
   メモリで、キャッシュミスによって、前記共有メモリに
   対して更新されているデータがリプレイスされるとき、
   他のキャッシュメモリに前記リプレイスされるデータと
   同一のデータが存在すれば、前記共有メモリに対して更
   新されている旨の情報を、前記データを保持する前記他
   のキャッシュメモリのうちの１つのキャッシュメモリの
   前記タグ保持部に保持させ、前記共有メモリへの書き戻
   しを行わないことを特徴とする請求項２記載のマルチプ
   ロセッサ制御装置。
6. 【請求項６】 データの転送を行う共有バスと、 この供給バスに接続され、データを保持する共有メモリ
   と、 前記共有バスに接続され、データを保持するデータ保持
   部、このデータ保持部に保持されたデータの情報を保持
   するタグ保持部、及びデータの要求があった場合であっ
   て、前記データ保持部に保持されないデータを要求され
   た場合には前記共有メモリに所定のデータの要求を行う
   制御部を備えた複数のキャッシュメモリと、 この複数のキャッシュメモリにそれぞれ接続され、必要
   なデータを前記キャッシュメモリに要求することで所定
   の処理を行う複数のＰＥと、 前記制御部からの要求を入力して、どの要求を受け付け
   るかを決定し、決定された要求及び要求を行った前記Ｐ
   Ｅの情報を出力する調停部と、 前記複数のキャッシュメモリのタグ記憶部に接続され、
   前記調停部にて決定された要求を入力して所定の処理を
   実行するコヒーレンス制御部と、 を備えることを特徴とするマルチプロセッサ制御装置。
7. 【請求項７】 前記調停部は、 前記制御部から複数の要求を入力した場合には、最も優
   先順位の高いＰＥの要求を選択し、選択された前記ＰＥ
   は最も優先順位を低くするようにして次の要求の選択を
   行うようにすることで、どの要求を受け付けるかを決定
   する要求選択手段と、 この要求手段に接続され、前記決定された要求を行った
   ＰＥ番号を入力し、該当するＰＥに前記要求が選択され
   た旨の信号を出力するアクノリッジ出力手段と、 を備えることを特徴とする請求項６記載のマルチプロセ
   ッサ制御装置。
8. 【請求項８】 前記要求選択手段は、シフトレジスタに
   てＰＥ番号を保持することを特徴とする請求項７記載の
   マルチプロセッサ制御装置。
9. 【請求項９】 前記タグ保持部は、 前記データ保持部に保持された所定のデータが他のキャ
   ッシュメモリにも保持されているか否かを示すシェアー
   ド(Shared)ビットを少なくとも有し、 前記コヒーレンス制御部は、 前記調停部にて決定されたリフィル要求を入力してリフ
   ィル要求に係るデータが他のキャッシュメモリに存在す
   るか否かの検索のための命令を行うリフィル制御ロジッ
   クと、 このリフィル制御ロジックの命令を入力し、前記複数の
   キャッシュメモリのタグ記憶部に前記データが存在する
   か否かの検索信号を出力するタグ保持部Ｒｅａｄ信号生
   成手段と、 このタグ保持部Ｒｅａｄ信号生成手段にて検索されたデ
   ータが存在するか否かを前記タグ保持部の出力信号から
   判別するタグ情報判別手段と、 このタグ情報判別部にて検索されたデータが存在すると
   判別されたＰＥに該当するデータを前記共有バスに出力
   する命令を行うデータ保持部Ｒｅａｄ信号生成手段と、 要求を行ったＰＥに共有バスよりデータを入力する命令
   を行うデータ保持部Ｗｒｉｔｅ信号生成手段と、 を備え、 前記要求を行ったＰＥ、及び、前記判別されたＰＥのキ
   ャッシュメモリのシェアードビットをセットすることを
   特徴とする請求項６記載のマルチプロセッサ制御装置。
10. 【請求項１０】 前記タグ保持部は、 前記データ保持部に保持された所定のデータが前記共有
    メモリと異なる虞のあるデータか否かを示すダーティ(D
    irty) ビットと、前記データ保持部に保持された所定の
    データが他のキャッシュメモリにも保持されているか否
    かを示すシェアードビットを少なくとも有し、 前記コヒーレンス制御部は、 前記調停部にて決定されたリプレイス要求を入力し、シ
    ェアードビットがセットされたリプレイスされるデータ
    が他のキャッシュメモリに存在するか否かの検索のため
    の命令を行うリプレイス制御ロジックと、 このリプレイス制御ロジックの命令を入力し、前記複数
    のキャッシュメモリのタグ記憶部に前記データが存在す
    るか否かの検索信号を出力するタグ保持部Ｒｅａｄ信号
    生成手段と、 このタグ保持部Ｒｅａｄ信号生成手段にて検索されたデ
    ータが存在するか否かを前記タグ保持部の出力信号から
    判別するタグ情報判別手段と、 このタグ情報判別手段にて検索されたデータが存在する
    と判別されたＰＥに該当するデータを前記共有バスに出
    力する命令を行うデータ保持部Ｒｅａｄ信号生成手段
    と、 要求を行ったＰＥに共有バスよりデータを入力する命令
    を行うデータ保持部Ｗｒｉｔｅ信号生成手段と、 を備え、 前記要求を行ったＰＥのキャッシュメモリのダーティビ
    ット及びシェアードビットをセットし、並びに、前記判
    別されたＰＥのキャッシュメモリのシェアードビットを
    セットすることを特徴とする請求項６記載のマルチプロ
    セッサ制御装置。
11. 【請求項１１】 前記コヒーレンス制御部は、 前記データ保持部に保持された所定のデータが他のキャ
    ッシュメモリにも保持されているか否かを示すダーティ
    (Dirty) ビットを少なくとも有し、 前記調停部にて決定された書き込み更新要求を入力し
    て、書き込み更新要求に係るデータが他のキャッシュメ
    モリに存在するか否かの検索のための命令を行う書き込
    み更新制御ロジックと、 この書き込み更新制御ロジックの命令を入力し、前記複
    数のキャッシュメモリのタグ記憶部に前記データが存在
    するか否かの検索信号を出力するタグ保持部Ｒｅａｄ信
    号生成手段と、 このタグ保持部Ｒｅａｄ信号生成手段にて検索されたデ
    ータが存在するか否かを前記タグ保持部の出力信号から
    判別するタグ情報判別手段と、 要求を行ったＰＥに共有バスに該当するデータを出力す
    る命令を行うデータ保持部Ｒｅａｄ信号生成手段と、 前記タグ情報判別部にて検索されたデータが存在すると
    判別されたＰＥにデータを前記共有バスより入力する命
    令を行うデータ保持部Ｗｒｉｔｅ信号生成手段と、 を備え、 前記判別されたＰＥのキャッシュメモリのダーティビッ
    トをセットすることを特徴とする請求項６記載のマルチ
    プロセッサ制御装置。
12. 【請求項１２】 前記コヒーレンス制御部は、 前記調停部にて決定されたアトミックメモリアクセス要
    求を入力し、この要求を行ったプロセッサがアトミック
    命令を実行している間は、要求を受け付けない命令を前
    記要求選択手段に行うアトミックメモリアクセス制御ロ
    ジックを備えることを特徴とする請求項６記載のマルチ
    プロセッサ制御装置。