JPH11288386A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータシステムにおける記憶データに
対するアクセスを含む動作効率を向上する。 【解決手段】 コンピュータシステム（８）は、中央処
理装置（１２）及び記憶階層を含む。この記憶階層は、
第１のキャッシュメモリ（１６）と第２のキャッシュメ
モリ（２６）を含む。第１のキャッシュメモリは非画素
情報を記憶出来、そこにこの非画素情報は、中央処理装
置による処理のためアクセス可能である。第２のキャッ
シュメモリは、記憶階層において、第１のキャッシュメ
モリより上位にあり、非画素情報（２６ｂ）と画素デー
タ（２６ａ）を記憶出来る幾つかの記憶場所を持つ。最
後に、このコンピュータシステムは、該幾つかの記憶場
所を動的に配分するためのキャッシュ制御回路（２４）
を含み、これにより記憶場所の第１のグループは非画素
情報を記憶するためのものであり、また記憶場所の第２
のグループは画素データを記憶するためのものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムに関し、特にマイクロプロセッサ及びマイクロプロ
セッサ使用システム、ならびにより詳しくは、オンチッ
プ画素と非画素の組合せキャッシュ構造をもつマイクロ
プロセッサ回路、システム及び方法を対象とする。

【０００２】マイクロプロセッサ技術は、設計のあらゆ
る局面を考慮し、急速に進歩し続けている。設計者は、
効率を最大にしながら、性能の増加のため常に努力して
いる。性能については、種々の関係しまた関係しないマ
イクロプロセッサ回路及び動作の速度を改善することに
より、より大きな全般的なマイクロプロセッサ速度が達
成されている。例えば、動作効率が改善されている１つ
の領域は、平行した順序外れの命令実行を備えることに
よる。別の例としては、動作効率は、命令及び／又はデ
ータを含む情報に対して、より早い、多数のアクセスを
与えることにより改善されている。本発明は、主として
このアクセス能力に指向され、より詳しくは、同一マイ
クロプロセッサによる、命令、非画素データ、及び画素
データを含む種々の形式の情報へのアクセスの改善及び
均一化に指向される。

【０００３】

【従来の技術】近代の高性能データ処理システムの分野
における１つの共通のアプローチは、単一チップマイク
ロプロセッサを中央処理装置（ＣＰＵ）として使用し、
また外部半導体ランダムアクセスメモリ（ＲＡＭ）を主
システムメモリとして使用することによりそのシステム
を実現することである。主システムメモリは、一般に、
高い密度と低いビット当たり費用のダイナミックＲＡＭ
（ＤＲＡＭ）の様なランダムアクセスメモリ（ＲＡＭ）
装置の形態において実施されるが、従来のＤＲＡＭメモ
リの待ち時間及び帯域幅は、時には所望の又は受容でき
るものより小さく、またしばしば近代のマイクロプロセ
ッサのクロックレートに追い付かない。従って，以下に
おいてより良く理解できる様に、このシステムの追加の
局面を開発するときは、今や他のメモリの考察が含まれ
る。

【０００４】近代のコンピュータシステムにおける情報
へのアクセス時間の改善のための別の極めて普通なアプ
ローチは、システム内に１つ又はそれより多いレベルの
キャッシュメモリを含めることであり、ここにこのアプ
ローチは、主メモリにおけるデータへのアクセスに較べ
て十分に速い。これらキャッシュメモリは、典型的には
高速スタテイックＲＡＭ（ＳＲＡＭ）の比較的小さなブ
ロックであり、これは近い将来にアクセスされそうな記
憶場所の内容を記憶するための、マイクロプロセッサを
もつオンチップ又はオフチップのどちらか（又は両方）
である。典型的には、キャッシュメモリはまた、最近ア
クセスされた記憶場所に近い隣接の記憶場所の内容をも
記憶するが、その理由は、マイクロプロセッサはしばし
ば順次様式でメモリにアクセスし、連続したサイクルに
おける連続したメモリアクセスは、メモリスペースにお
いて相互に接近したメモリアドレスにアクセスすること
が多いからである。従って、近隣の記憶場所の内容を１
つのキャッシュに記憶することにより、メモリアクセス
の大部分は、主メモリに対してなされるよりは、マイク
ロプロセッサによりキャッシュに対して行うことが出来
る。システムの全体の性能は、従って、１つ又はそれよ
り多いキャッシュメモリの具備を通じて改善される。

【０００５】最も近代的なマイクロプロセッサシステム
は、多数レベルのキャッシュメモリ（オン又はオフチッ
プのどちらか）を含み、性能を最適化するため、キャッ
シュの容量は、各引き続くレベルでは増加する（またそ
の速度は減少する）。典型的には、最低レベルのキャッ
シュ（即ち、アクセスされる最初のもの）は、階層にお
いてそれより上のキャッシュ（又は複数キャッシュ）よ
りも小さく且つ速く、また与えられた記憶階層における
キャッシュの数は変化してもよい。ともかく、キャッシ
ュを利用する時、１つの情報アドレスが出された時、そ
のアドレスは、典型的には最低レベルのキャッシュへ送
られ、そのキャッシュがそのアドレスに対応する情報を
記憶するかどうかを調べ、即ち、そのキャッシュにおい
て「ヒット」があるかどうかを調べる。もしヒットが発
生すると、そのアドレスされた情報は、記憶階層におけ
る上位のメモリにアクセスする必要なしにそのキャッシ
ュから検索され、そこにその上位のメモリはヒットした
キャッシュメモリよりもアクセスするのに遅そうであ
る。他方、キャッシュのヒットが発生しなければ、そこ
でそれはキャッシュ「ミス」が発生したと言われる。こ
れに応じて、次に上位のメモリ構造に問題のアドレスが
与えられる。この動作は、より下位のレベルのキャッシ
ュのアドレス指定の後に行われてもよく、又はこれと同
じ時間中に行われてもよい。もしこの次に上位のメモリ
構造がもう１つのキャッシュであれば、そこでもう１回
ヒット又はミスが発生するかも知れない。もし各キャッ
シュでミスが発生すると、その時はプロセスは、終局的
にシステムにおける最上位のメモリ構造に到達し、その
時点において、アドレスされた情報はそのメモリから検
索することが出来る。

【０００６】その上の背景として、近代のコンピュータ
に関する効率改善の別の方法は、いわゆる統一メモリア
ーキテクチャ（「ＵＭＡ」）の使用によるものである。
より詳しくは、全体のシステム費用における１つの要因
は、上述のキャッシュシステムを含む、種々の形式及び
数のメモリ構造を含む。しかし、もう１つの考慮は、時
折ビデオメモリ又は画素メモリと呼ばれるものの実施で
あり、即ち、画素データ（即ち、陰極線管モニタの様な
ある形式の画像表示又は他の形式の表示の駆動のための
データ）を記憶するために利用される記憶資源の形式で
ある。ＵＭＡシステムの下では画素データは、システム
主メモリへ直接にマッピングされ、その中に記憶され
る。この選択は、１つの別個の画素メモリを備えること
の代替であり、このメモリは、典型的にはマイクロプロ
セッサの外部にあって、画素データを入力し、出力する
ための全くの専用である。従って、ＵＭＡシステムは、
システムにおけるこの追加のメモリ構造の必要性又は存
在を除去しており、そこにこの構造は全くの画素データ
の専用である。このアプローチは、典型的には有利であ
ると認められているが、その理由は、主メモリへの潜在
的に遅いアクセスにも拘らず、より大きい主メモリの費
用は、別個の画素メモリを必要とするよりは典型的にか
なり少ないからである。注目すべきは、しかしＵＭＡシ
ステムは特定の面において欠点を含むと考えられること
である。例えば、その画素データの直接のマッピングで
あるために、システム主メモリのある一定の量は他の形
式のデータには利用できないが、それはそのアドレスス
ペースは必然的に画素データの専用であるからである。
別の例として、典型的にシステム主メモリは、単一のバ
スを経由してのみアクセス可能であり、従って、メモリ
構造に記憶されている画素データの一方又は他方又は非
画素データに対してのみ一度に単一のアクセスをするこ
とが出来る。

【０００７】

【発明が解決しようとする課題】上述のことからみて、
本発明者は、メモリシステムに関する上の要因の種々の
制約を認識した。従って、これらの従来技術の欠点は勿
論、当業者が理解する他の欠点と較べても種々の面にお
いて効率を改善できる種々の発明性あるコンピュータシ
ステムを以下に提供する。

【０００８】

【課題を解決するための手段】本発明においては、中央
処理装置と記憶階層とを含むコンピュータシステムが提
供される。この記憶階層は、第１のキャッシュメモリと
第２のキャッシュメモリを含む。第１のキャッシュメモ
リは、非画素情報を記憶することができ、そこに非画素
情報は、処理のため中央処理装置によりアクセス出来
る。第２のキャッシュメモリは、記憶階層において第１
のキャッシュメモリより上位であり、非画素情報及び画
素データを記憶できる幾つかの記憶場所を持っている。
最後に、コンピュータシステムは、第２のキャッシュメ
モリの該幾つかの記憶場所を動的に配分するためのキャ
ッシュ制御回路を含み、これにより第１のグループの記
憶場所は非画素情報を記憶するためのものであり、また
第２のグループの記憶場所は画素データを記憶するため
のものである。他の回路、システム、及び方法もまた開
示され請求の範囲に記載される。

【０００９】

【発明の実施の形態】図１は、本実施例によるコンピュ
ータシステム８のブロック図を示し、これは一般に１０
で示す単一集積回路マイクロプロセッサを含む。前置き
として、注目すべきことは、マイクロプロセッサ１０の
機能性は種々の形式のマイクロプロセッサ構造内に含ま
れ、この様な形式については当業者により確認すること
が出来る。従って、この様なマイクロプロセッサに関す
る種々の詳細は、図１のメモリ及び他の関係する構成部
品以外は、本記載を簡単にするため示されずまた説明も
されない。最後に注目すべきことは、マイクロプロセッ
サ１０の種々の局面は、単一集積回路構成内に含まれて
示されるが、種々の代わりの実施例も引き出すことが出
来、そこではこれ等の機能のあるものはマイクロプロセ
ッサの外部の回路上に形成される。

【００１０】図１に示すブロックに移ると、マイクロプ
ロセッサ１０は中央処理装置（「ＣＰＵ」）１２を含
む。ＣＰＵ１２は、種々のパイプラインステージ（例え
ば、命令取出し、デコーデイング、スケジューリング、
及び実行）を含むことが出来るが、本実施例の目的とし
てこの様なステージの詳細を探求する必要はなく、それ
よりも注目すべきは、この様なステージの１つ又はそれ
より多くは、一般に以下から理解できるようにキャッシ
ュメモリの種々のレベルへ、またレベルからのアクセス
を提供することである。一般に主メモリ（図示なし）を
加えたキャッシュメモリのこれ等の種々のレベルは、１
つの記憶階層を画定し、そこでは階層的キャッシュメモ
リの一般概念は当該技術において知られている。この様
な階層においては、メモリからのデータの読出し又はメ
モリへのデータの書込みは、最初に最低位の記憶システ
ムから試みられ、次第に上方へとより上位の記憶システ
ムへ向い、そのデータ（又はそれが記憶されるべき場
所）の位置確認が首尾良くできるまで継続される。以下
で理解される様に、しかし、本実施例のキャッシュ階層
の種々の局面は従来技術とは異り、また勿論、後述のよ
うに種々の利益を提供する。

【００１１】記憶階層の最低レベルには、１６で一般に
示すＬ１キャッシュがある。この「Ｌ１」指示は、当該
技術において知られる様に記憶階層の内容を表示する。
特に、より低い数字指定をもつキャッシュ回路は、後述
のＬ２及びＬ３キャッシュ回路の様なより高い数字指定
をもつキャッシュ回路に較べて通常はマイクロプロセッ
サパイプライン（図示なし）の実行ユニットにより接近
している。更に、キャッシュの数字指定は、順位の上昇
の指示であり、キャッシュからデータの読出し又はキャ
ッシュへのデータの書込みのどちらかの時、これらキャ
ッシュは、ＣＰＵ命令パイプラインのステージによりア
クセスされる。従って、この様なアクセスは、最初にＬ
１キャッシュに対して行われ、もしこのキャッシュにキ
ャッシュミスが発生すると、Ｌ２キャッシュに対するア
クセスがこれに続き、以下これが記憶階層を通して行わ
れ、あるキャッシュか又は他のメモリ構造のどちらかに
おいてヒットが発見されるまでなされる。本実施例にお
いて、Ｌ１キャッシュ１６は、２つの別個のメモリ構造
に分離され、第１の構造はＬ１データキャッシュ１６ａ
を形成し、第２の構造はＬ１命令キャッシュ１６ｂを形
成する。代わりの実施例においては、しかし、これらの
２つの構造は、統一キャッシュを形成するために組み合
わせることが出来る。Ｌ１データキャッシュ１６ａ及び
Ｌ１命令キャッシュ１６ｂに戻ると、各々は、夫々のバ
ス１８ａ及び１８ｂを経由してＣＰＵ１２に接続され
る。好ましい実施例においては、Ｌ１データキャッシュ
１６ａ及びＬ１命令キャッシュ１６ｂの各々は、合計８
キロバイトのデータを３２個のバイトブロックの中に記
憶出来る双方向セット連想キャッシュであり、各方向
（ｗａｙ）は一度に１２８ビット（即ち、１６バイト）
を出力するように動作できる。キャッシュ１６ａ及び１
６ｂに関して注目すべきは、各々の名称は対応するキャ
ッシュにより記憶される情報の形式を指定する。より詳
しくは、データキャッシュ１６ａは、現在のマイクロプ
ロセッサにおいて使用される様な意味においてキャッシ
ュ可能なデータの記憶に好ましくは制限されが、命令を
含むことは制限されない。これに対して、命令キャッシ
ュ１６ｂは、好ましくは、ＣＰＵ１２へ取り出されるべ
き、そしてこれにより実行される命令の記憶に制限され
る。

【００１２】マイクロプロセッサ１０は、更にＬ２統一
キャッシュ２０を含み、これはバス２２ａを経由してＬ
１データキャッシュ１６ａに接続され、バス２２ｂを経
由してＬ１命令キャッシュ１６ｂに接続される。注目す
べきは、Ｌ２キャッシュは、「統一」キャッシュと呼ば
れるが、それはデータ（これはアドレス変換情報を含
む）の記憶に加えて命令を記憶するからである。好まし
い実施例においては、Ｌ２統一キャッシュ２０は、４方
向セット連想キャッシュであり、合計６４キロバイトの
情報を３２個のバイトサブブロックの中に記憶出来、各
方向（ｗａｙ）は一度に２５６ビット（即ち、３２バイ
ト）を出力するように動作できる。

【００１３】図１における最初の２つの異るレベルのキ
ャッシュに注目した後、更に注目すべきは、この様なキ
ャッシュ１６、及び２０の各々はまた、アドレス及び裁
定回路２４に接続されることである。裁定回路２４は、
一般に、１つ又はそれより多いキャッシュ制御回路の機
能性を表示するために含まれ、このキャッシュ制御回路
はＣＰＵ１２が既知の方法で異るキャッシュをアドレス
指定することを可能にし、これにより階層は、最初によ
り下位の優先するキャッシュをアドレス指定し、また下
位キャッシュのミスの場合はより上位のキャッシュをア
ドレス指定することにより正しく維持される。従って、
この明細書に裁定及び／又は優先付与方法を示した後
は、裁定回路２４を形成するために当該技術における知
識を用いて種々の回路手段を使用することが出来る。更
に、注目すべきことは、裁定回路２４は、変換索引バッ
ファ（「ＴＬＢ」）２４ａを含む。ＴＬＢ２４ａは、一
般に当該技術で知られた様に動作し、即ち、前に決定さ
れたアドレス変換（対応するタグと共に）、即ち、論理
アドレスを物理アドレスへ変換したものを記憶する。こ
れらの変換されたものは、当該技術で知られた方法で、
Ｌ１キャッシュ１６及びＬ２キャッシュ２０のアドレス
指定に向けられてもよい。更に、ＴＬＢ２４ａは、当該
技術で知られた様にアドレスへ変換を提供するが、これ
らの変換されたものは、後述の追加のキャッシュ回路
を、発明性ある本実施例に従ってアドレスするため使用
される。更に、後述する様に、この追加のキャッシュへ
向けられるようなＴＬＢ２４ａのエントリは、種々の追
加の機能性を支援するための追加のタグ情報を含めるた
めに更に修正される。最後に注目すべきことは、アドレ
ス及び裁定回路２４は、次に述べるメモリアクセス機能
性を達成するのに必要な限度で追加の回路を含むことが
出来、そこにこの様な追加の回路は、現在のキャッシュ
制御回路は勿論、この明細書に述べられている追加の機
能の説明が与えられているので、当業者により確認する
ことが出来る。

【００１４】上述により、当業者はこの時点において、
ＣＰＵ１２は、階層的な方法において情報（例えば、デ
ータ、命令、アドレス変換情報）を読出し及び書込むた
めにキャッシュメモリの２つのレベルをアドレスするこ
とが出来ることを理解するであろう。この点について、
これらのキャッシュへのアクセスは、種々の知られた方
法、又は本出願の譲受人に譲渡された特許により教示さ
れる他の方法で行うことが出来る。１つのこの様な例と
して、読者に、米国仮特許出願６０／０２９，２３１
（代理人ドケットＴＩ−２０８３７）で「マイクロプロ
セッサ回路、システム、及びキャッシュ読出時間の少な
い方法」と題し、発明者がパトリックＷ．ボッシャート
氏で１９９６年１０月３１日出願されたものを参照し、
これは、ここに引用して組入れる。

【００１５】これまで紹介したキャッシュメモリの２つ
のレベルに加えて、注目すべきは本実施例は、Ｌ３キャ
ッシュ２６として一般に示されるキャッシュメモリの第
３のレベルを更に含む。好ましい実施例において、Ｌ３
キャッシュ２６は、その大きさ（ｓｉｚｅ）が与えられ
ると、構造を簡単化するため直接マッピングされるメモ
リであり（即ち、上述のキャッシュ構造がそうであるよ
うなセット連想構造と反対に）、また合計５メガバイト
の情報を記憶できる。また好ましい実施例において、Ｌ
３キャッシュ２６は、ページ指向（ｐａｇｅ ｏｒｉｅ
ｎｔｅｄ）であり、そのブロックの各々は４キロバイト
の情報を記憶する。注目すべきは、いくらかの筆者はサ
ブブロックに分けられていないキャッシュにおけるこの
様なブロックをキャッシュラインと呼んでいる。ともか
く、４キロバイトブロックの各々は好ましくはサブブロ
ックに分けられ、これによりその複数あるサブブロック
はＬ２キャッシュ２０のブロックの大きさに匹敵し、従
って、Ｌ３キャッシュ２６における各ブロックは複数の
６４バイトサブブロックを含み、ブロック当たり合計６
４サブブロック（即ち、６４バイトサブブロック＊６４
サブブロック＝４キロバイト）となる。従って、好まし
い実施例において、Ｌ３キャッシュ２６は、単一アクセ
スにおいてこれら６４バイトサブブロックの１個から６
４個までを出力するように動作出来る。Ｌ３キャッシュ
２６からの情報の出力に関しては、注目すべきは、それ
はその出力を３つの異る宛先へ提供出来る。

【００１６】第１に、Ｌ３キャッシュ２６は、６４個の
サブブロックまで、サイクル当たり１個をバス２８を経
由してＬ２キャッシュ２０へ出力出来る。第２に、Ｌ３
キャッシュ２６は、６４個のサブブロックまで、サイク
ル当たり多数のサブブロックをバス３０を経由して画素
出力ＦＩＦＯ３２へ出力出来る。画素出力ＦＩＦＯ３２
は、情報の多数のブロックを並列様式で入力出来る記憶
装置であり、更に、この情報を、以下により明らかな理
由により、直列様式で出力するように動作出来る。第３
に、Ｌ３キャッシュ２６は、６４個のサブブロックま
で、サイクル当たり１個をバス３４を経由してバイパス
レジスタ３６ヘ出力出来る。バイパスレジスタ３６は、
一群の情報の一部又は全部のどちらかを並列様式で入力
及び出力出来る標準記憶レジスタである。最後に、注目
すべきは、バス３４は、双方向であり、従って、情報は
バイパスレジスタ３６からＬ３キャッシュ２６へ書込む
ことが出来る。

【００１７】図１の例示を大体終わるが，Ｌ３キャッシ
ュ２６は更にバス４４によりバスインタフェースユニッ
ト（「ＢＩＵ」）４６に接続され、これはバスＢに接続
される。バスＢは、マイクロプロセッサ１０から外部へ
延び、従って、マイクロプロセッサ１０とその外部の他
の要素との間の通信を制御し遂行出来、これらの要素に
は、記憶階層においてＬ３キャッシュ２６より上位の外
部メモリ（及び、勿論、下位レベルキャッシュより上位
のものも）含まれる。この点で、マイクロプロセッサの
外部のいかなる追加の要素も、簡単化のため詳細には述
べないが、この様な要素の例は当業者により容易に確認
出来る。

【００１８】Ｌ３キャッシュ２６の物理的大きさと接続
と紹介したが、本実施例に関して、Ｌ３キャッシュ２６
が２つの異る記憶領域２６ａと２６ｂを含むように形成
するのが好ましいことが発見された。より詳しくは、Ｌ
３キャッシュ２６の全体の大きさは固定（例えば、５メ
ガバイトに）されるが、好ましい実施例では、この固定
された大きさは２つの異る記憶領域に配分される。これ
らの２つの記憶領域２６ａと２６ｂの間で異るものは、
各この様な領域に書込みが許される情報の形式である。
特に、好ましい実施例では、記憶領域２６ａは、現在の
技術においてビデオデータと呼ばれ、より正確には画素
データと呼ばれる情報の形式を記憶するだけに動作出来
る。当該技術において知られる様に、画素はピクチャエ
レメントに対する略語であり、そこにピクチャエレメン
トは、コンピュータモニタ又は他の表示装置上に表示す
るための単一の点を表す。現在の従来技術システムにお
いては、この様な画素データは、ＵＭＡシステムにおけ
る主メモリ内又は他のメモリ構造内の様な、マイクロプ
ロセッサの外部、ビデオグラフィックカード上のメモリ
の様な、マイクロプロセッサの外部に記憶される。これ
に対し、本実施例では、画素データのこの形式は、２６
ａで識別される構造内に記憶出来、従って、この構造
は、今後画素データ記憶領域２６ａと呼ばれる。これに
対して、しかし、記憶領域２６ｂは、画素データ以外の
情報を記憶するように動作出来、この情報は、その当時
の技術の下でキャッシュ構造内に典型的に記憶される情
報の形式である（例えば、命令、アドレス変換、非画素
オペランド等）。従って、構造２６ｂは、今後非画素情
報記憶領域２６ｂと呼ばれる。

【００１９】最後に、領域２６ａと２６ｂの異る性質を
紹介したが、注目すべきは、これらの領域が相互に別個
であるとする記述を、物理的方法よりはむしろ論理的方
法において実施するのが好ましい。換言すれば、記憶領
域２６ｂは、その全体において単一の記憶領域である
が、その領域の隣接する複数の場所か隣接しない複数の
場所かのどちらかを、画素データ記憶領域２６ａか非画
素情報記憶領域２６ｂかのどちらかに割当てることが出
来る。アドレススペースの割当は勿論、記憶領域２６ａ
と２６ｂの各々に利用可能な記憶の量についても以下に
述べる。

【００２０】Ｌ３キャッシュ２６の追加の局面として、
注目すべきは、記憶領域２６ａと２６ｂの間の記憶スペ
ースの配分は、本実施例の下では、好ましくは動的に形
成可能である。好ましい実施例において、この動的な形
成は、マイクロプロセッサ１０が実施されるコンピュー
タ環境のビデオセットアップに基づいている。より詳し
くは、今や注目すべきは、マイクロプロセッサ１０は、
ビデオ制御回路３８と通信するため更に接続され、より
詳しくはマイクロプロセッサ１０のＣＰＵ１２がこの方
法で接続される。好ましい実施例において、ビデオ制御
回路３８は、ビデオマイクロコントローラ（時には、グ
ラフィックスコントローラと呼ばれる）により典型的に
は実施される１つ又はそれより多い回路を表し、従っ
て、アドレス及びビデオタイミング信号発生の様な画素
データの使用に関連する種々の機能を遂行することが出
来る。ビデオ制御回路３８は、好ましくはプログラマブ
ルであり、従って、図示はないが、その機能性をプログ
ラムするためのパラメタを記憶するレジスタを含み、そ
こにこの様なレジスタは、この様な情報を導体又はバス
Ｂの様なバスから受ける（導体も示されていないが）。
更に、ビデオ制御回路３８は、マイクロプロセッサ１０
の外部にあるとして示されるが、その機能性の一部か全
部かのいずれかは、マイクロプロセッサ１０を形成する
単一の集積回路内に含めることが出来ることに注目すべ
きである。またこの面において、及び後でより明らかに
なる理由により、画素出力ＦＩＦＯ３２は、外部に存在
する従来のデイジタルアナログ変換（「ＤＡＣ」）回路
４０に接続されていることに注目すべきである。ＤＡＣ
４０は、しばしばビデオＲＡＭ・ＤＡＣと呼ばれる装置
としてビデオ技術において知られた方法で動作し、即
ち、デイジタル画素データをＲＡＭから直列様式で受
け、このデータを変換して対応するアナログ信号を表示
装置へ供給する１つの装置である。この最後の点におい
て、注目すべきは、この好ましい実施例において、この
ＤＡＣ４０は、その出力を表示装置４２へ供給するため
に接続され、そこにこの表示装置４２は、当業者により
確認できるようにっ種々の型式のデイスプレイから選択
出来る。

【００２１】勿論、更に注目すべきは、図１はこのデイ
ジタルアナログ変換属性を示しているが、現在の教示内
で代わりの実施例を作ることが出来、そこではデイスプ
レイはアナログ信号ではなくデイジタルを受入れ、この
場合、ＤＡＣ４０により遂行される変換は必要がないで
あろう。ともかく、ＣＰＵ１２とビデオ制御回路３８と
の間の接続に戻ると、本実施例はＣＰＵ１２が、ビデオ
制御回路３８に関してなされるセッテイングへのアクセ
スをもつことを予期しており、これはいかなる与えられ
た時にマイクロプロセッサ１０により使用されているビ
デオモードの形式を示している。この理由により、ビデ
オモードを直ぐ以下に紹介し、これに引き続いて、この
モードに応じた好ましい実施例の下でのＬ３キャッシュ
２６の動的な構成を述べる。

【００２２】ビデオ技術においては、ビデオモードは、
画素当たりのビットの数が与えられると必要な画素メモ
リの量を定義することは知られている。この点につい
て、注目すべきは、画素データは通常グループ分けさ
れ、これにより単一画素は、８、１６、２４、又は３２
ビットにより表される。非ＵＭＡシステムに対する従来
技術の下では、典型的にはこのモードは、ある量の専用
のメモリを持つグラフィックスカードに関連している。
例えば、その当時の標準の下では、１メガバイトの画素
メモリをもつ１つのグラフィックスカードは、その１メ
ガバイトメモリに対して１メガバイトビデオモードを定
義する。換言すれば、画素メモリの１メガバイトが画素
データを記憶するために利用でき、従って、そのメモリ
の１メガバイトにより与えられる制限を超えないように
種々のシステム制約は維持されなければならない。１つ
のこの様な制限として、そのメモリは１メガバイトに制
限されているので、システムソフトウエア（自動的にか
ユーザ入力によるかのどちらか）は、そのシステムによ
り使用されているカラーの数が与えられたとき、画素表
示の分解能が高過ぎないことを確保しなければならな
い。従って、１メガバイトビデオモード（例えば、グラ
フィックスカード）のユーザが、８ビットカラー方式を
選択していれば、そのユーザは１０２４ｘ７６８画素の
画面分解能を使用出来るが、その理由は、それが、画素
メモリの７６８キロバイトのオーダしか要求しないから
である。他方、その同じユーザは、もしそのユーザが６
４Ｋカラー（即ち、画素当たり１６ビット）を希望すれ
ばその同じ画面分解能を使用出来ないが、その理由は、
それにより要求される合計メモリ（即ち、約１．５メガ
バイト）は、そのビデオモード（即ち、１メガバイト）
により与えられるものを超えるからである。勿論、この
ユーザは、８００ｘ６００画素の様なより低い分解能を
選択することが出来、この場合、６４Ｋカラーは収容出
来る。

【００２３】ビデオモードを紹介したが、さて画素デー
タ記憶領域２６ａと非画素情報記憶領域２６ｂの間のＬ
３キャッシュ２６のメモリスペースの配分を参照する。
第１に思い出すことは、ＣＰＵ１２は、例としてビデオ
制御回路３８から、現在のビデオモード、即ち、ビデオ
制御回路３８がその時その下で動作しているビデオモー
ドの指示が受けられるように接続されていることであ
る。第２に思い出すことは、ＴＬＢ２４ａは、次に更に
詳細に述べる様に、Ｌ３キャッシュ２６をアドレスする
ための情報を含むことである。これらの特徴が与えられ
ると、この好ましい実施例の下で且つ検出されたビデオ
モードに応じて、ＣＰＵ１２はＴＬＢ２４ａに指示を提
供し、これによりＴＬＢ２４ａは、第１のメモリスペー
スの量を画素データ記憶領域２６ａに配分し、Ｌ３キャ
ッシュ２６の残りのスペースを非画素情報記憶領域２６
ｂに配分する。例えば、Ｌ３キャッシュ２６が上述の様
に５メガバイトの場合には、下の表１は、１０２４ｘ７
６８デイスプレイに対して、画素当たりのビット数で定
義されるモードの小分け及び記憶場所のこれらの５メガ
バイトの配分を示している。

【００２４】

【表１】

【００２５】表１において、文字は単に与えられたビデ
オモードを示すために用いられ、そこにそのモードはビ
デオ制御回路３８により種々の方法でＣＰＵ１２へ伝え
られ、この例では画素当たりのビットの数に基づいてい
る。ともかく、表１が与えられると、ＣＰＵ１２はビデ
オ制御回路３８から、それはモードＡであることを検出
するものと仮定する。これに応じて、ＣＰＵ１２は十分
な情報をＴＬＢ２４ａへ出し、これにより、それが提供
するアドレス変換は、Ｌ３キャッシュ２６ヘ向けられる
と、画素データ記憶領域２６ａに対する記憶の量を画素
データの０．７５メガバイトに制限する。更に、従っ
て、合計５メガバイトの残りの４．２５メガバイトは非
画素情報記憶領域２６ｂに記憶されるべき非画素のため
に配分される。注目すべきは、この変化を生じさせる回
路及びこの変化により課せられる限界は、当業者により
確認される種々の方法により達成できる。例えば、種々
のレジスタ又はテーブルをＴＬＢ２４ａ内に備えること
が出来、これらは、領域２６ａと２６ｂの所望の分離を
維持するためにＬ３キャッシュ２６の物理アドレスを正
しく配分するため設定されそして次に再設定される。と
もかく、残りのモードのＢからＤは、従って、当業者に
より理解されるであろう。更に、注目すべきは、表１
は、単なる例としてであり、他のモードを含めることも
出来、またＬ３キャッシュ２６の大きさを全体として修
正することも出来る。ともかく、この好ましい実施例
は、修正されることが出来、これによりこれらのシナリ
オの各々において、Ｌ３キャッシュ２６の配分は、マイ
クロプロセッサ１０及びビデオ制御回路３８を含むシス
テムが動作しているビデオモードに応じて動的に変更出
来る。

【００２６】Ｌ３キャッシュ２６の２つの記憶領域の間
の記憶スペースの配分の局面について説明したが、今や
これらの領域に記憶されている情報のアクセス及び出力
に注意すべきである。ＣＰＵ１２によりある形式の情報
が所望されると（即ち、画素か非画素かのどちらか）、
ＣＰＵ１２は、論理アドレスをアドレス及び裁定回路２
４へ出す。更に、注目すべきは、ある他のアドレス指定
回路が要求されたアドレスをアドレスバス上に置くこと
が出来、従って、ＣＰＵ１２は、例としてのみ使用され
る。さて論理アドレスの効果を見ると、それはアドレス
及び裁定回路２４のＴＬＢ２４ａへ向けられる。これに
応じて、ＴＬＢ２４ａが早くからこの論理アドレスに対
する有効な応答を記憶していると仮定すると、それは、
Ｌ１キャッシュ１６とＬ２キャッシュ２０の両方のアド
レス指定に使用されるための物理アドレスを出力し、ま
たＬ３キャッシュ２６のためのタグを出力する。１つの
実施例においては、物理アドレスのＬ１キャッシュ１６
とＬ２キャッシュ２０への供給は、当該技術において知
られた方法で進行し、即ち、その物理アドレスをＬ１キ
ャッシュ１６に関連するタグメモリに記憶されているア
ドレスと比較することによりＬ１キャッシュ１６内にヒ
ットがあるかどうかの決定がなされ、ヒットの場合は情
報はそのキャッシュから出力され、代わりに、もしＬ１
キャッシュ１６内にミスがあれば、情報は、もしＬ２キ
ャッシュ２０内にヒットがあればそのＬ２キャッシュか
ら出力される。これらのより下位のキャッシュは、当該
技術において理解されており、この好ましい実施例は、
さらにＬ３キャッシュ２６の動的に変更可能な構造を対
象としており、従って、以下の論議はこの構造へのアド
レス指定及びこの構造からの情報の出力に集中する。更
に、代わりの実施例においては、Ｌ１キャッシュ１６及
びＬ２キャッシュ２０におけるアドレスされた情報を求
めるため、もしアドレスされた情報が画素データである
ことが決定（例えば、Ｌ３キャッシュタグから）される
と、Ｌ１キャッシュ１６及びＬ２キャッシュ２０は調査
される必要はない。それは定義により、これらのキャッ
シュは画素データを記憶しないからである。従って、そ
れよりも、プロセスは、更に以下から理解されるように
Ｌ３キャッシュ２６のアクセスで続けることができる。

【００２７】Ｌ１キャッシュ１６及びＬ２キャッシュ２
０の両方にミスがあると仮定すると（又はアドレスされ
た情報が画素データであることが知られると）、問題に
なっている論理アドレスに対応するＴＬＢ２４ａからの
タグ情報が（タグ情報はＴＬＢ２４ａで利用可能であっ
たと仮定すると）、Ｌ３キャッシュ２６内の情報がＣＰ
Ｕ１２からの論理アドレスに応じて出力されるべきもの
であることを識別する。さらに進む前に、注意すべきこ
とは、この好ましい実施例においては、Ｌ３キャッシュ
２６へのエントリに対応するタグ情報は、図２において
後で詳細にする様にとりわけ、単一ビットで実施できる
情報形式インジケータを含むのが好ましい。この情報形
式インジケータは、第１の２進状態（例えば、０）にあ
る時は、対応する情報が非画素情報であることを示し、
また第２の２進状態（例えば、１）にある時は、対応す
る情報が画素データであることを示す。形式インジケー
タがＴＬＢ２４ａタグ内に存在すれば、Ｌ３キャッシュ
２６の動作は、アドレスされている情報が非画素情報で
あることを示しているインジケータに対して第１の方法
で応答し、またアドレスされている情報が画素データで
あることを示しているインジケータに対して第２の方法
で応答する。これらの二者択一の各々については以下に
述べる。

【００２８】論理アドレスがＣＰＵ１２により出される
と、ミスが既にＬ１キャッシュ１６とＬ２キャッシュ２
０に発生しており、また有効タグが既にＴＬＢ２４ａに
より出力されており、このタグは、Ｌ３キャッシュ２６
内のアドレスされた情報は非画素情報であることを示す
情報形式インジケータを含み、それで、このアドレスさ
れた情報の経路はさらに、アドレスバス上へのアドレス
の供給に伴う動作要求が読取りか又は書込みかに依存す
る。最初に読取りの場合に気を付けると、そこでＬ３キ
ャッシュ２６内のアドレスされた情報は、Ｌ３キャッシ
ュ２６により好ましくは２つの異る宛先の１つに与えら
れ、そこに宛先の各々は早くから導入されたものであ
る。これらの宛先に立ち戻る前に、より具体的に注目す
べきは、アドレスされた情報は非画素情報であるので、
それはＬ３キャッシュ２６の非画素情報記憶領域２６ａ
からアクセスされ、即ち、それは、早くから非画素情報
だけを記憶するために配分されたＬ３キャッシュ２６の
部分からアクセスされる。

【００２９】さて、読取りの場合、非画素情報記憶領域
２６ｂからのアドレスされた情報の第１の宛先に気を付
けると、Ｌ３キャッシュ２６はアドレスされた情報をバ
ス２８を経由してバイパスレジスタ３６へ出力すること
ができる。さて、読取りの場合、非画素情報記憶領域２
６ｂからのアドレスされた情報の第２の宛先に気を付け
ると、Ｌ３キャッシュ２６はアドレスされた情報をバス
２８を経由してＬ２キャッシュ２０へ出力することがで
きる。上のことが与えられると、当業者は、アドレスさ
れた情報は、バイパスレジスタ３６を経由してＣＰＵ１
２で直ちに利用出来、又はＬ２キャッシュ２０から始ま
るより下位のキャッシュへ回すことができることを理解
する筈である。また、これについて注目すべきは、バイ
パスレジスタ３６はこの機能性を提供するため別個の記
憶装置として示されるが、Ｌ２キャッシュ２０とＬ１キ
ャッシュ１６の経路を通るバス２８からのバイパス回路
を含む代わりの実施例において匹敵する結果が達成さ
れ、これによりこれらのキャッシュ構造はＣＰＵ１２に
よるアドレスされた情報への即時のアクセスのためにバ
イパスされることが出来る。読取りのための情報経路の
上の論議が与えられると、当業者は書込みのための反対
方向における情報経路を理解する筈である。換言すれ
ば、もしＣＰＵ１２が、Ｌ３キャッシュ２６における非
画素情報のヒットを生じるアドレスを提供し、また動作
要求の形式が書込みであれば、その時は、この非画素情
報はＣＰＵ１２からバイパスレジスタ３６へ出されるこ
とが出来、またこの点から非画素情報記憶領域２６ｂへ
転送することが出来る。

【００３０】論理アドレスがＣＰＵ１２から出される
と、ミスがＬ１キャッシュ１６とＬ２キャッシュ２０に
おいて既に発生しており、またＬ３キャッシュ２６にお
けるアドレスされた情報が画素情報であることを示す情
報形式インジケータを含む有効タグが既にＴＬＢ２４ａ
により出力されていれば、その時は、アドレスされた情
報の経路は、もう一度、アドレスバス上へのアドレスの
発行に伴う動作要求にさらに依存する。しかし、注目す
べきは、画素データが関係するので、読取り及び書込み
動作に加えて、ここに表示動作と呼ばれる第３の動作が
ある。その上、読取り及び書込みの例に対する経路は、
非画素情報に対して上に述べたのと同じであり、１つの
例外は、その主題のデータは、非画素情報記憶領域２６
ｂよりは画素データ記憶領域２６ａから読取られるかそ
こへ書込まれるかのどちらかであり、また別の例外は、
画素データが記憶領域２６ａから読取られると、好まし
くはバイパスレジスタ３６を経由してＣＰＵ１２に到達
し、Ｌ２キャッシュ２０とＬ１キャッシュ１６を通過し
ないことであり、その理由は、これらのキャッシュはこ
の好ましい実施例では画素データを記憶しないからであ
る。ともかく、従って、読者には、より詳細な読取り及
び書込みについては、前述の論議を参照する。

【００３１】さて、画素データが表示動作のためにアド
レスされる場合に移ると、その時は、アドレスされたデ
ータは好ましくはＬ３キャッシュ２６により画素出力Ｆ
ＩＦＯ３２に与えられる。ここで注目すべきは、アドレ
スされた情報が画素データであるので、その時は、その
データはＬ３キャッシュ２６の画素データ記憶領域２６
ａからアクセスされ、即ち、そのデータは、早くから画
素データのみを記憶するように配分されたＬ３キャッシ
ュ２６の部分からアクセスされる。さて、画素出力ＦＩ
ＦＯ３２へのアドレスされた画素データの宛先に戻る
と、当業者は、今や、ＦＩＦＯの出力能力を理解出来
る。より詳しくは、注目すべきは、画素出力ＦＩＦＯ３
２は、１つ又はそれより多い制御信号をビデオ制御回路
３８から受けるように接続され、また回路３８は、とり
わけタイミング制御信号を提供することが出来ることが
思い出される。従って、一旦画素データが、Ｌ３キャッ
シュ２６から画素出力ＦＩＦＯ３２へ出力されると、こ
れらの制御信号は、画素出力ＦＩＦＯ３２に対してこの
画素データをＤＡＣ回路４０へ出力させる。前述のよう
に、これに応じて、ＤＡＣ回路４０は、表示装置４２を
駆動するため直列データを適当なアナログ信号へ変換
し、これにより画素データを画像出力としてユーザに提
示する。最後に注目すべきは、画素出力ＦＩＦＯ３２
は、充満／空制御信号（図１においてＦ／Ｅと略称す
る）をアドレス及び裁定回路２４へ与える。より詳しく
は、画素出力ＦＩＦＯ３２が、空又は空に近付くと、そ
れは、この状態をアドレス及び裁定回路２４へ示して次
の画素データアドレスがＬ３キャッシュ２６へ出される
ようにし、これにより追加の画素データは画素出力ＦＩ
ＦＯ３２へ出力され、直ぐ前に述べたと同じ方法で表示
のために出力される。

【００３２】上の動作も説明が与えられると、当業者は
この好ましい実施例の多くの利益を理解する筈である。
この好ましい実施例の利益の最初の例として、画素デー
タは、従来技術のシステムに較べてＣＰＵ（例えば、Ｃ
ＰＵ１２）により容易にアクセスすることが出来、従来
技術ではこの様なデータは、マイクロプロセッサの外部
の記憶回路にのみ記憶されることを要求する。換言すれ
ば、画素データはこの好ましい実施例においては、キャ
ッシュ可能なデータとなり、ところが、現在の技術の下
では、この様なデータは、普通、非キャッシュ可能デー
タと考えられ、従って、オンチップにもオフチップキャ
ッシュ構造にも記憶されることは許されない。これらの
システムにおいて、画素データが、キャッシュ不可能
（ｎｏｎ−ｃａｃｈｅａｂｌｅ）であれば、この様なデ
ータへのアクセスは、画素データを記憶する非キャッシ
ュ構造に対するバス制限及びアクセス時間の様な制限に
より制約される。これに対して、この好ましい実施例に
おいては、画素データ記憶領域２６ａに記憶される画素
データは、非画素情報記憶領域２６ｂに記憶される非画
素情報がそうである様に容易且つ直ちにアクセスされる
ことが容易に理解される。この好ましい実施例の利益の
第２の例として、画素データ及び非画素情報の両方に利
用出来る記憶の量は動的に変更可能である。これはまた
従来技術とも対照的である。例えば、画素データのため
にメモリにおける専用の又は固定のマッピングを使用す
る従来のシステムにおいては、そのシステムに利用でき
るビデオモードは制限されるが、その理由は、画素記憶
の固定された量は、利用できる記憶装置が与えられたと
き許されるビデオモードを制限するかも知れないからで
ある。これに対して、好ましい実施例の下で且つＬ３キ
ャッシュ２６が十分に大きいと仮定すると、この制限
は、Ｌ３キャッシュ２６の十分の記憶領域を画素データ
の記憶のために配分することにより克服できる。

【００３３】更に、注目すべきは、Ｌ３キャッシュ２６
の配分を動的に変更出来る能力は、この利益をさらに支
持するのは勿論、他の利益も提供する。特に、あるビデ
オモードを収容するためにＬ３キャッシュ２６を配分す
ることが出来るが、他方それでいて、比較的大きいか比
較的小さい量のスペースかのどちらかをキャッシュ内に
おいて非画素情報のために使用されることを許してい
る。これは、専用の画素メモリとは対照的であり、この
メモリは、たとえある与えられた時間に十分に使用され
ていなくても、非画素情報のために追加の記憶スペース
を提供しない。更に、この好ましい実施例では、動作し
ている現在のビデオモードに基づいてＬ３キャッシュ２
６を配分するが、注目すべきは、そのスペースを画素デ
ータと非画素情報の間で配分することが望ましい他の場
合が起こる可能性があり、またこれらの場合も同様に従
来技術に勝る利益を与えることが出来る。この好ましい
実施例の利益の第３の例として、この強化されたビデオ
能力はさらに改善されるであろうし、またオンチップメ
モリを形成する能力が進歩し続けるに従って容易に修正
される。換言すれば、上記で与えられた５メガバイトの
値は種々のその当時の応用には適しているかも知れない
が、本実施例は、種々の要因が、マイクロプロセッサの
機能性として同じ集積回路上に形成されるメモリの大き
さを受容できる様に増加させる能力に寄与するにつれて
将来において更に強化され、これにより５メガバイトよ
り遥かに大きい全体キャッシュを提供する。この場合、
より大きな構造はある場合には、その記憶能力の大部分
を画素データに配分し、他方それでも、非画素情報のた
めの追加の記憶の後退（ｆａｌｌｂａｃｋ）位置を与え
ている。更に追加の利益は、画素データタグ情報及びＬ
３キャッシュ２６の他の動作局面に関して以下に詳細に
述べるように、この好ましい実施例の追加の局面から生
じることが理解されるであろう。

【００３４】この好ましい実施例に関する１つの追加の
局面は、Ｌ３キャッシュ２６に記憶される情報のスヌー
ピング（ｓｎｏｏｐｉｎｇ）に関して生じる。特に、キ
ャッシュ構造として、正しいメモリのコヒーレンシイ
（ｃｏｈｅｒｅｎｃｙ）を維持するのが望ましく、即
ち、Ｌ３キャッシュ２６内の情報のどのコピーも、より
上位のメモリ（例えばメモリ）に記憶されているものに
一致するか、情報の完全さを保持するためより上位のメ
モリにおけるコピーを更新するため出力されるかのどち
らかである。この点について、従って注目すべきは、ア
ドレス及び裁定回路２４は、Ｌ３キャッシュ２６のスヌ
ーピングを許し、またこの様なスヌーピングが、画素デ
ータ記憶領域２６ａ内の画素データ及び非画素情報記憶
領域２６ｂ内の非画素情報の両方に適用されるための適
当な回路を更に含む。スヌーピングは、当該技術におい
て知られており、一般に２つの異る形式のスヌープ要求
を含み、これらの各々は、そのスヌープ要求に伴う又は
これに対応する明示アドレスにより識別される１つ又は
それより多い記憶場所に関連している。２つの形式のス
ヌープ要求については、一般に、この様な要求の第１の
形式は、要求している回路がアドレスされている情報の
共有を求めていることを、１つのキャッシュ又は複数の
キャッシュ（例えば、Ｌ３キャッシュ２６を含む）に示
す。もしＬ３キャッシュ２６がアドレスされている情報
のコピーを持たない時は、それは要求に対してなんらの
行動も取らないだけである。他方、もしＬ３キャッシュ
２６がアドレスされている情報のコピーを持っており、
またその情報が、それがキャッシュ内に記憶された時以
来修正されていれば、そのときは、Ｌ３キャッシュ２６
は、アドレスされている情報を、ＢＩＵ４６及びバスＢ
を経由して主メモリへ出力する（図１に示されず）。

【００３５】従って、要求している回路は、そこでアド
レスされている情報を主メモリから読出すことが出来
（又はそれはキャッシュから主メモリへ書込まれている
ので、バスからそれを「スナーフ」（ｓｎａｒｆ）出来
る）。スヌープ要求の第２の形式は、要求している回路
がアドレスされている情報を求めており、またその情報
を変更するであろうことを１つのキャッシュ又は複数の
キャッシュに示す（Ｌ３キャッシュ２６を含む）。再
び、もしＬ３キャッシュ２６がアドレスされている情報
のコピーを持たない時は、それは要求に対してなんらの
行動も取らないだけである。他方、もしＬ３キャッシュ
２６がアドレスされている情報のコピーを持っており、
またその情報が、それがＬ３キャッシュ２６内に記憶さ
れた時以来修正されていれば（即ち、その情報のコピー
は、当該技術において呼ばれるように「汚れている」
（ｄｉｒｔｙ））、その時は、そのキャッシュはまたア
ドレスされている情報を主メモリへ出力する。しかし、
注目すべきは、要求している回路は、その情報を変更す
るので、Ｌ３キャッシュ２６は、変更された情報の引き
続く使用を防止するためそれ自身の情報のコピーを無効
にしなければならない。

【００３６】図２は、情報の種々のフィールドを示し、
これは、Ｌ３キャッシュ２６におけるエントリに対応す
るＴＬＢ２４ａのための各エントリに含めることが出来
る。初めに、注目すべきは、ＴＬＢ情報の幾つかのフィ
ールドは、画素データと非画素情報の両方に向けられ、
他方、情報の他のフィールドは、画素データのみに向け
られ、これは以下の論議から明らかであろう。一般に図
２は、８個の情報フィールドを示し、そこにこれらのフ
ィールドの各々は、フィールド当たり１個又はそれより
多いビットを用いて２進形式でコード化出来る。更に、
最初の２つのフィールド（即ち、図２で左へ最も遠く示
されるもの）は、アドレス検出に関係するが、残りの７
つのフィールドは、ＴＬＢエントリに対応するデータを
特徴付ける。これらフィールドの各々は以下に説明され
る。

【００３７】さて最初の２つの情報フィールドを見る
と、第１の情報フィールドは、仮想アドレスコンパレー
タ（ＶＡと略す）であり、他方、第２の情報フィールド
は、Ｌ３キャッシュ２６における対応する物理アドレス
（ＰＡと略す）である。換言すれば、ある与えられたＴ
ＬＢエントリに対して、この物理アドレスは、Ｌ３キャ
ッシュ２６における特定のブロック（又はライン）を識
別し、これはそのエントリにおける残りのフィールドに
より記述される。注目すべきは、この物理アドレス（時
には、ブロック及びオフセット識別子と呼ばれる）をＴ
ＬＢ２４に含めることは、この好ましい実施例の１つの
利益ある局面である。特に、この物理アドレスをＴＬＢ
２４に含めることにより、Ｌ３キャッシュ２６にアクセ
スする時要求される別個のタグ比較はない。従って、こ
の様なタグ比較に費やされる追加の要求時間はない。こ
の好ましい実施例においては、このアプローチは、キャ
ッシュタグは勿論ＴＬＢにおけるエントリとも両方に比
較される仮想アドレスに対して同じ長さを使用すること
により実施される。

【００３８】第３のタグフィールドは、前に述べた１ビ
ット情報形式識別子である。この１ビット識別子の状態
は、Ｌ３キャッシュ２６に記憶され、またＴＬＢエント
リに対応する情報のブロックが、画素データか非画素情
報かのどちらであるかを示すことが思い出される。残り
の７つの情報フィールドについて、各々が以下に説明さ
れる。先に進む前に、注目すべきは、図２は、好ましい
実施例のための８個の情報フィールドを示すが、当業者
は、ＴＬＢエントリが、与えられた実施に基づいて多少
のフィールドを含めるために修正することが出来る。勿
論、この点について、注目すべきは、上に説明したスヌ
ーピング構想を行うためには、各タグエントリが、既知
のＭＥＳＩキャッシュコヒーレンシイプロトコルを実行
するのに使用される様な十分のインジケータを含むこと
が更に好ましい。加えて、ＭＥＳＩ情報は、ブロック当
たり基準よりむしろＬ３キャッシュ２６における各サブ
ブロックに対して維持されるのが好ましい。

【００３９】図２におけるタグ情報の第４のフィールド
は、好ましくは、２ビット状態フィールドである。この
状態フィールドは、タグ情報に対応するＬ３キャッシュ
２６におけるブロックを読出すか書込むかどちらかの能
力、又はこの欠如を示す。より詳しくは、この好ましい
実施例においては、次の表２に示す様に４つの可能な状
態指示がある。

【００４０】

【表２】

【００４１】表２の検討から、当業者は４つの異る状態
シナリオの意味を理解するであろう。例えば、００に等
しいＴＬＢ状態フィールドは、Ｌ３キャッシュ２６にお
ける対応する情報のブロックは、読出し、書込み、又は
置換出来ることを示す。書込みと置換との差異に関して
は、注目すべきは、情報のブロックへの書込みはその情
報が変化することを意味するが、重ね書きされている情
報と同じアドレスに対応する他の情報についてだけであ
る。これに対して、情報を置換することは、先の情報は
より上位の記憶装置（例えば、主メモリ）へ立ち退かさ
れ、異る論理アドレスに対応する新しい情報がその場所
へ提供されることを意味する。この説明から、当業者
は、今や表２の残りの３行に対して許され又は禁止され
ている夫々異る活動をも理解する筈である。

【００４２】図２におけるタグ情報の第５のフィールド
は、好ましくは、整数Ｘのビット数をもつ誤り訂正符号
（図２において「ＥＣＣ」と略す）である。このＥＣＣ
フィールドは、当該技術で知られた様な標準誤り訂正情
報を示す。加えて注目すべきは、このフィールドコード
は、パリテイフィールド等で置換又はさらに他の誤り訂
正技法で補充することが出来る。

【００４３】図２におけるタグ情報の第６のフィールド
は、好ましくは、単一ビットで形成されるマップインジ
ケータである。この好ましい実施例においては、このマ
ップインジケータフィールドは、タグエントリ（及び従
って、またこのタグ情報に対応するＬ３キャッシュ２６
における位置）が単に保有されたことを示すためにセッ
ト出来る。換言すれば、もしマップがこの保有された状
態（例えば、０）にセットされ、またアクセスがこのタ
グエントリに対して試みられると、その時は、この保有
された状態マップの検出が、オペレーテイングシステム
に対する割り込みを生じさせるのが好ましい。これに応
じて、オペレーテイングシステムは、そのタグ情報に対
応するＬ３キャッシュ２６における位置を、データで更
新するため適当な行動を取るように通知される。この行
動を取ると、勿論マップインジケータが非保有状態（例
えば、１）にスイッチされることが予期され、これによ
り、タグ情報に対する次の引き続くアクセスは、その
時、タグ情報は既に更新され、Ｌ３キャッシュ２６内の
対応する位置における画素データか非画素情報のどちら
かを正しく特徴付けていることを認識するであろう。

【００４４】図２におけるタグ情報の第７及び第８のフ
ィールドは、非画素情報に対立する画素データにのみ関
する。このため、１ビット情報形式識別子（即ち、タグ
情報の第１のフィールド）が対応する情報が非画素情報
であることを示す場合は、これらの第７及び第８のフィ
ールドは関係がなく、他の目的に用いることが出来る。
しかし、１ビット情報形式識別子が、タグ情報は画素デ
ータを特徴付けていることを示す時は、その時は、第５
及び第６のフィールドは、直ぐ次に述べる機能性を与え
るのが好ましい。

【００４５】図２におけるタグ情報の第７のフィールド
は、ＴＬＢ２４ａにおける異るタグエントリ間のリンク
（ｌｉｎｋ）機能を許し、この結果、画素データ記憶領
域２６ａ内の画素データの異るブロック間のリンクを確
立する。特に、この好ましい実施例においては、タグエ
ントリがアクセスされると、そこでこのフィールドは、
現在のアクセスに直ぐ続いてアクセスされるべき次のタ
グ（従って、画素データの次のブロック）を識別する。
この様にして、従って、画素データの多くの引き続くブ
ロックが、ＣＰＵ１２により各この様なブロックのため
に別個の論理アドレスを発生する必要なしに画素データ
記憶領域２６ａから検索できる。この結果、この様なリ
ンクに応じて検索される画素データは、ＤＡＣ４０及び
表示装置４２へ出力するためのより容易に利用出来る画
素データのストリームを提供出来る。より詳しくは、図
１から、画素出力ＦＩＦＯ３２は、空又は空に近い状態
をアドレス及び裁定回路２４に示すことが出来ることを
思い出す。従って、これが起こると、前のタグから検索
され、アドレス及び裁定回路２４に記憶されるようなリ
ンクフィールドは、次には、Ｌ３キャッシュ２６により
出力されるべき画素データの次のブロックのためのアド
レスを出すために使用出来る。加えて、注目すべきは、
このリンクフィールドは、種々のリンク技法を使用して
達成することが出来、従って、このフィールドは、長さ
がいかなる整数Ｎのビット数でよい。最後に、注目すべ
きは、上に述べた様な前方リンク（即ち、そこではリン
クが、次にアクセスされるブロックのタグを識別する）
に加えて、このリンクフィールドは、更に後方リンクを
も含むことが出来、そこではこの後方リンクは、画素デ
ータの前のブロックのタグを識別する。勿論、当業者に
より確認できる様に更に追加のリンクを含めることが出
来る。

【００４６】図２におけるタグ情報の第８のフィールド
は、画素大きさフィールドで、ビットの数の指示を提供
し、このビットの数は、タグに対応する画素データ記憶
領域２６ａ内の画素データのブロックにおける該ビット
に対する１つの画素を特徴付ける。換言すれば、現在の
技法の下では、異る数のビットが各画素を特徴付けるた
めに使用出来、より多くのビットが典型的には、１つの
与えられた画素に対する多数のカラーを提供するために
使用される。この容量が与えられると、この好ましい実
施例においては、例として、タグ情報の１つの与えられ
たラインに対してこの画素大きさフィールドが、１６ビ
ット画素特徴付け（８ビット、２４ビット、３２ビット
等の様な他の大きさも使用できるが）を指示することが
仮定される。従って、画素データ記憶領域２６ａ内の画
素データの対応する４キロバイトのブロックに対して、
１６ビットの各グループは、従って、データの単一画素
の価値を特徴付けるために決定される。従って、この情
報は、ビデオ制御回路３８へ伝達され、表示装置４２上
の画像の描写を制御するために使用される。

【００４７】加えて、注目すべきは、画素大きさフィー
ルドにより使用されるビットの数は、表すべき異るシナ
リオの数に依存する。例えば、もし４つの異る予期され
る画素のグループ分け（例えば、８ビット、１６ビッ
ト、３２ビット、６４ビット）があれば、その時は、こ
れら４つのどれでも、この画素フィールドにおいて、合
計２ビットで表すことが出来る。勿論、より大きなバリ
エーションはより大きなビットの数を必要とし、しかる
により少ないバリエーションはより少ないビットを必要
とし、このため、この柔軟性を表示するため、図２は、
この画素大きさフィールドは、いかなる整数Ｔのビット
数の長さを用いても達成できることを示している。最後
に注目すべきは、この画素大きさフィールドは、１つの
画素に関する他の属性を含むことが出来、又は追加のフ
ィールドを図２のエントリに含めることも出来る。１例
は、画素データに対応するカラーパレットを識別するこ
とが出来る。他の例は、当業者により確認出来るであろ
う。

【００４８】先行する構造及び原理を更に理解するた
め、図３は、マイクロプロセッサ１０の動作の方法５０
の動作ステップの幾つかの簡単化された流れ図を与え、
このマイクロプロセッサ１０の動作は、画素データと非
画素情報の両方を記憶するためＬ３キャシュ２６の配分
におけるものである。方法５０は、ステップ５１で始ま
り、そこでマイクロプロセッサ１０は、Ｌ３キャシュ２
６（例えば、５メガバイト）において利用可能な記憶装
置の全体の大きさを配分する必要性における変化を検出
する。この好ましい実施例においては、記載される様
に、この必要性は、マイクロプロセッサ１０を具備して
いるコンピュータにおいてビデオモードが変化したとき
起こり、またビデオ制御回路３８からマイクロプロセッ
サ１０への出力により明示されることが出来る。従っ
て、ステップ５１は、立ち上りに遂行されてもよく、又
はもしユーザが動作のビデオモードを変更すればその後
再び起こってもよい。注目すべきは、変化の検出におい
て、ステップ５１は、配分における必要な変化の量を決
定し、即ち、画素データ又は非画素情報のために追加の
スペースが要求されるかどうか及び変化するためこの様
なスペースがどれくらい多く必要かである。この好まし
い実施例においては、領域２６ａと２６ｂは隣接してお
り、またポインタ又は他の記憶手段が一方の領域の端を
監視しており、またこのゆえに他方の領域の始め（即
ち、領域２６ａと２６ｂの間の割当）を監視している。
従って、新しく要求される量がステップ５１で検出され
ると、それはこのポインタの値を調節するため使用され
る。この情報は勿論当時通用している配分（好ましくは
アドレス及び裁定回路２４に記憶されている様な）のな
にかの指示が与えられると、方法５０は以下の様に進行
する。

【００４９】ステップ５２は、その事象がステップ５１
で検出されたとすると、Ｌ３キャッシュ２６に追加すべ
き情報の形式に基づく方法５０の流れにおける１つの変
化を単に表す。従って、もしＬ３キャッシュ２６の割当
が、より多くの画素データの記憶を許すため増加すべき
であれば、方法５０はステップ５２からステップ５３へ
継続する。これに反して、もしＬ３キャッシュ２６の割
当が、より多くの非画素データの記憶を許すため増加す
べきであれば、方法５０はステップ５２からステップ５
４へ継続する。これらの代替の経路の各々は以下に述べ
る。

【００５０】ステップ５３は、より多くの画素データの
記憶を許すためＬ３キャッシュ２６の割当が変化した時
の方法５０内の１つのループの始まりを表す。注目すべ
きは、Ｌ３キャッシュ２６の全体の固定された大きさが
与えられると、この変化は、画素データ記憶領域２６ａ
内のキャッシュブロックの数における増加を表し、従っ
て、非画素情報記憶領域２６ｂ内のキャッシュブロック
の数における対応する減少を表す。従って、配分におけ
るこの変化は、現在非画素情報を記憶しているブロック
の適当な数を、画素データを記憶する準備のできた１つ
の形式へ変換することにより達成される。このブロック
の数は、ステップ５１において識別されたものであり、
即ち、割当における変化を生じさせる事象を収容するた
め要求される数である。ステップ５３に続いて、それゆ
えに、割当におけるこの変化を作るための２つのステッ
プ５５と５６があり、そこではこれらステップの各々
は、変換されている各ブロックに適用される。これらス
テップの各々は、以下に説明される。

【００５１】ステップ５５は、非画素情報記憶領域２６
ｂの処理に関し、この記憶領域２６ｂは新たに追加され
る画素データにより重ね書きされる。特に、ステップ５
５において、そのブロック内の非画素情報のどれが、も
しあれば、汚れているかを決定することにより、非画素
情報の１つの与えられたブロックに関してメモリコヒー
レンシイを確保する。これについて、上に述べたＭＥＳ
Ｉビットがこの決定を行うために使用できる。当該技術
において知られている様に、汚れの指示は、そのキャッ
シュ内の情報の１つのコピーが変化したことを表すが、
その変化以来その情報はより上位のメモリへ提供されて
はいない。従って、ステップ５５は、この様な汚れた情
報をより上位のメモリへコピーする。例えば、非画素情
報の主メモリへの書き戻しにより達成できる．別の例と
して、もしＬ３キャッシュ２６とシステム主メモリとの
間に利用できる１つの上位キャッシュ構造があれば、こ
の非画素情報はその上位キャッシュ構造へコピーするこ
とが出来る。次に、方法５０は、ステップ５５からステ
ップ５６へ継続する。

【００５２】ステップ５６は、ステップ５５において評
価された非画素情報に対応するＴＬＢエントリの処理に
関する。ステップ５６において、方法５０は、ＴＬＢ２
４ａのエントリにおけるタグ情報をクリアする。この点
について、このクリア動作は、ＴＬＢ２４ａにおける少
なくとも２つのフィールドに影響する。第１のフィール
ドに対して、ステップ５６は、ＭＥＳＩ情報において存
在するように、有効タグを無効にセットする。第２のフ
ィールドに対して、ステップ５６は、情報形式ビットを
画素データへセットする。これらのステップが与えられ
ると、注目すべきは、ＴＬＢ２４ａエントリは、今やＬ
３キャッシュ２６へ新たに追加されるべき画素データに
対応する用意ができている。次に、方法５０は、ステッ
プ５６からステップ５７へ継続する。

【００５３】ステップ５７は、ステップ５３で開始され
たループを終了する。従って、もし、画素データを記憶
するために割当てられるべき、非画素情報を記憶してい
る追加のブロックがあれば、その時は、方法５０は、ス
テップ５７からステップ５５へ戻り、この場合、ステッ
プ５５と５６は、そのブロックのために反復される。こ
のプロセスは、従って、非画素情報の記憶から画素デー
タへ変換されるべき全部のＬ３キャッシュブロックが処
理されてしまうまで継続する。この時点において、ステ
ップ５７は、この流れをステップ５８へ継続し、これに
より方法５０を終結する。

【００５４】Ｌ３キャッシュ２６内のブロックの非画素
情報記憶から画素データ記憶への変換について説明した
が、これと反対のことが、ステップ５２がこの流れをス
テップ５４へ継続する時に起こる。ステップ５４を見る
と、このステップは、Ｌ３キャッシュ２６の配分が、よ
り多くの非画素情報を記憶出来るように変更される時の
方法５０内の１つのループの始まりを表している。再
び、Ｌ３キャッシュ２６の全体の固定された大きさが与
えられると、この変更は、非画素情報記憶領域２６ｂに
おけるキャッシュブロックの数における増加を表し、ま
た、従って、画素データ記憶領域２６ａにおけるキャッ
シュブロックの数における対応する減少を表す。この配
分における変更は、現在画素データを記憶するブロック
の適当な数を、非画素情報を記憶するため用意された１
つの形式へ変換することにより達成される。ステップ５
４に続いて、従って、配分における変更を行うためのス
テップ５９があり、そこにステップ５９は、以下で更に
理解されるように、変換されている各ブロックに適用さ
れる。

【００５５】ステップ５９は、記憶領域２６ａ内の画素
データに対応するＴＬＢエントリの処理に関し、この記
憶領域２６ａは新たに追加される非画素情報により重ね
書きされる。ステップ５９において、方法５０は、ＴＬ
Ｂ２４ａにおけるタグ情報をクリアする。この点につい
て、このクリア動作は、ステップ５５において変更され
た様に、ＴＬＢ２４ａにおける少なくとも２つのフィー
ルドに影響する。従って、第１のフィールドに対して、
ステップ５９は、有効タグ（例えば、ＭＥＳＩから）を
無効にセットする。第２のフィールドは、再び情報形式
ビットである。しかし、ここでは、状態における変化
は、ステップ５５に記載されているものとは反対であ
り、即ち、ここではステップ５９は、そのビットを非画
素情報にセットする。これらのステップが与えられる
と、ＴＬＢ２４ａエントリは、今や、Ｌ３キャッシュ２
６へ新たに追加されるべき非画素情報に対応する用意が
できている。次に、方法５０は、ステップ５９からステ
ップ６０へ継続する。この流れが与えられると、注目す
べきは、ステップ５４とステップ６０の間には、より多
くの画素データのために用意する変換に適用されるステ
ップ５５に匹敵するステップがない。従って、当業者
は、画素データがＬ３キャッシュ２６に記憶され、その
情報が記憶されている場所が非画素情報により重ね書き
されるべき時は、すると、この好ましい実施例において
は、その画素データのコピーアウトは無く、代わりに、
それは単に新たに追加されるオン画素（ｏｎ−ｐｉｘｅ
ｌ）により重ね書きされる。

【００５６】ステップ６０は、ステップ５３で開始され
たループを終結する。従って、非画素情報を記憶するた
め割当られるべき、画素データを記憶している追加のブ
ロックがあれば、その時は、方法５０は、ステップ６０
からステップ５９へ戻り、この場合、ステップ５９はそ
のブロックのために反復される。このプロセスは、従っ
て、画素データ記憶から非画素情報記憶へ変換されるべ
き全部のＬ３キャッシュブロックが処理されてしまうま
で継続する。この時点において、ステップ６０はこの流
れをステップ５８へ継続し、これにより方法５０を終結
する。

【００５７】最後に図３に関し、注目すべきは、ステッ
プ５８の後、この流れはステップ５１へ戻ることが示さ
れる。勿論、ステップ５１が再び１回起こるまえに、多
くの他の活動を行うことが出来るが、この流れの戻り
は、ある与えられた配分の後、もう１つの事象が発生し
（例えば、ビデオモードにおけるもう１つの変化）、そ
こにこの変化はもう１回ステップ５１により検出され、
その後のステップが画素データと非画素情報との間のＬ
３キャッシュ２６の配分を変更できることを示唆するた
め含められる。

【００５８】Ｌ３キャッシュ２６内の情報のアクセスを
一般に説明したが、図４は、これらステップの幾つかの
流れ図を示し、更にＬ３キャッシュ２６を含む記憶階層
をアドレス指定する面におけるマイクロプロセッサ１０
の動作の方法６１を更に説明する。方法６１は、ステッ
プ６２において始まり、そこで、ＣＰＵ１２の様な１つ
のユニットが、システムメモリ内に情報に向けた論理ア
ドレスを出す。定義により、しかし、外部メモリ（例え
ば、主メモリ又はハード記憶装置上）に記憶されている
情報もまたＣＰＵ１２によりアクセス可能なキャッシュ
の１つ又はそれより多くに記憶出来る。従って、残りの
ステップは、どの様にしてこの情報がこれらのキャッシ
ュから検索できるかを示す。

【００５９】ステップ６４において、方法６１は、ＣＰ
Ｕ１２からの論理アドレスをＴＬＢ２４ａへ与える。Ｔ
ＬＢ２４ａは種々の方法で応じることが出来る。例え
ば、ＴＬＢ２４ａは、ミスを出すことが出来、これによ
り、それは、ＣＰＵ１２により出された論理アドレスに
対するアドレス変換を現在記憶していないことを示す。
代わりに、ＴＬＢ２４ａは、アドレス変換を持つことが
出来るが、そのタグは、その変換が無効とマークされて
しまったことを示してもよい。更に、ＴＬＢ２４ａは、
有効アドレス変換を持つことが出来る。この場合、注目
すべきは、この有効変換は、Ｌ１キャッシュ１６かＬ２
キャッシュ２０のどちらかにヒットがあるかどうかを決
定するためその時供給されるべき物理アドレスを提供
し、またこの有効変換は、Ｌ３キャッシュ２６への可能
性あるアクセスのためのインデックス及びタグ情報（図
２からのものを含む）をも提供する。ともかく、ステッ
プ６４におけるＴＬＢ２４ａからの応答が与えられる
と、方法６１はステップ６６へ継続する。

【００６０】ステップ６６において、方法６１は、ＴＬ
Ｂ２４ａがステップ６４においてミスを出したかどうか
を決定する。もしそうであれば、方法６１はステップ６
８へ継続する。ステップ６８はすると、ＴＬＢミスに応
じて、当該技術において普通のことと知られる様に、メ
モリテーブルウオークスルーを遂行する。換言すれば、
メモリテーブルウオークスルーは、正しいアドレス変換
を識別し、それを、次にはＴＬＢ２４ａに記憶出来る。
この結果、ステップ６８の後、方法６１はステップ６４
へ戻り、このステップは再び１回、出されたアドレスを
ＴＬＢ２４ａへ供給し、またこのステップは従って今
や、先行する節で説明したように、１つの有効変換の位
置を確認する結果となる筈である。この反復に基づくこ
の有効変換のためか、ＴＬＢ２４ａへの初期のアクセス
からのヒットに起因するかのどちらかにより、方法６１
はステップ７０へ継続する。

【００６１】ステップ７０において、方法６１は、ＴＬ
Ｂ２４ａにおけるヒットが有効情報に対応するかどうか
を決定する。換言すれば、ステップ６４の前の説明から
思い出すのは、ＴＬＢ２４ａが１つのアドレス変換を持
っているにも拘らず、その変換は無効とマークされるこ
とも出来ることである。この場合、ステップ７０は、こ
の方法の流れをステップ７２へ指向する。ステップ７２
においては、ページ障害であるマイクロプロセッサ１０
によるハードウエア障害があり、より詳しくは、この指
示はオペレーテイングシステムへ向けられる。従って、
この時点においてハードウエアだけがこれ以上の行動を
取らないが、その代わり、ページ障害を補正するためオ
ペレーテイングシステムにより受容可能と認められるど
の様な仕方であれ別進路（ｒｅｃｏｕｒｓｅ）がとられ
る。終局的に、即ち、補正の後か、ＴＬＢ２４ａへの初
期のヒットが有効な変換に対応すると仮定するかどちら
かにより、方法６１はステップ７４へ継続する。

【００６２】ステップ７４において方法６１は、ＴＬＢ
２４ａ変換からの物理アドレスをＬ１キャッシュ１６へ
及びおそらくＬ２キャッシュ２０へ、当該技術で知られ
た方法で供給する。例えば、時間を節約するため、これ
らキャッシュの各々へのアドレスの供給は同時又は、交
互に行われ、Ｌ２キャッシュ２０へのアドレスの供給
は、ミスがＬ１キャッシュ１６において最初に検出され
たときのみ行ってもよい。ステップ７４の終結におい
て、有効な情報に対するヒットは、これら２つのキャッ
シュの１つに発生したかこれら両方がミス（又はヒッ
ト、しかし無効情報に対して）に終わったかどちらかで
ある。従って、ステップ７６は、これら２つの場合のど
ちらが発生したかを決定する。もしステップ７６が、有
効な情報に対するヒットが、Ｌ１キャッシュ１６かＬ２
キャッシュ２０のどちらかに発生したことを決定すれ
ば、その時は、そのアドレスに対応する情報が、ヒット
のあったキャッシュから提供され、方法６１は、ステッ
プ６２へ戻り、ＣＰＵ１２による次のアドレスの発行を
待つ。他方、もし両方のＬ１キャッシュ１６とＬ２キャ
ッシュ２０がＴＬＢ２４ａからの物理アドレスに対して
ミスで応答すれば（又は無効情報のヒット）、その時
は、方法６１は、ステップ７８へ継続する。

【００６３】ステップ７８において、方法６１は、ＴＬ
Ｂ２４ａ及び対応するＬ３キャッシュ２６により出され
たタグを評価する。より詳しくは、そのタグが有効とマ
ークされているか又は無効とマークされているかを決定
する。もしそのタグが無効であれば、方法６１は、ステ
ップ８０へ継続する。もしそのタグが有効であれば、方
法６１は、ステップ８２へ継続する。これら代替の各々
は以下に説明する。

【００６４】ステップ８０において、Ｌ３キャッシュ２
６に対応する無効タグを検出すると、２つの行動の一方
が取られる。無効タグに応じる第１の行動として、この
無効タグはある指示であるかも知れないことに注目すべ
きであり、この指示は追加の指示（タグ内かどこかのど
ちらか）に気を付けることにより確認することが出来、
この追加の指示は、そのアドレスに対応する情報はＬ３
キャッシュ２６へのトランジットを示している。この形
式のトランジット指示は、そのアドレスにより求められ
ている情報は実際に現在Ｌ３キャッシュ２６へ向かって
おり、また従って、受容出来る短時間以内にそこへ到着
しそうであることを示唆している。もしこの通りであれ
ば、ステップ８０は、単にいくらかの持続時間待つこと
が出来、その次に、ＴＬＢ２４ａにおいて発行されてい
るそのタグが、今や有効になったかを再評価する（即
ち、トランジットにあったその情報が今や完全にＬ３キ
ャッシュ２６へ記憶されたか）。無効タグに応じる第２
の行動として、そこでステップ８０は、直ちにか、また
は求められている情報はトランジットにないとの決定に
応じてかどちらかで、オペレーテイングシステムへハー
ドウエア障害を与える。従って、この時点においてハー
ドウエアだけがこれ以上の行動を取らないが、その代わ
り、Ｌ１キャッシュ１６、Ｌ２キャッシュ２０及びＬ３
キャッシュ２６の各々におけるミスと今や考えられるも
のを補正するためオペレーテイングシステムにより受容
可能と認められるどの様な仕方であれ別進路がとられ
る。

【００６５】ステップ８２から前方へ、読者は残りのス
テップが、先に回路の一例としてＣＰＵ１２を用い図１
に関して説明した動作を表していることを理解する筈で
あり、この回路は、アドレスを、次には非画素情報の読
出しか書込みかのどちらかを、又は画素データに関する
読出し、書込みか表示動作要求のどちらかを提供する。
要約として、従って、残りのステップは図４に示され、
また以下の簡単に説明する。

【００６６】ステップ８２において、Ｌ３キャッシュ２
６に対応する有効タグ検出された後、どの形式の情報が
問題のアドレスに対応するかを決定する。換言すれば、
所望の情報はＬ３キャッシュ２６に記憶されていること
は、今や知られており、従って、そのタグの情報形式イ
ンジケータを調べることにより（図２の適当なフィール
ドをみよ）、その情報は画素データか非画素情報かを更
に決定する。これに応じて、もしその情報が画素データ
であれば方法６１はステップ８４へ継続し、又はこの代
わりに、もしその情報が非画素情報であれば方法６１は
ステップ８６へ継続する。最後に、従って、ステップ８
４と８６に続くステップは、先に説明した方法で且つ情
報の形式に従って動作する。この様な行動の詳細は前の
説明から復習できるが、以下簡単に記す。

【００６７】ステップ８４は、アドレスされた画素デー
タに対応する動作形式に基づいて、方法のながれを指向
する。もしこの動作が画素データを表示することであれ
ば、方法６１はステップ８８へ継続し、このステップ
は、アドレスされた画素データを記憶領域２６ａから画
素出力ＦＩＦＯ３２へ伝達する。さきの説明から、この
画素データは、画素出力ＦＩＦＯ３２からＤＡＣ４０
へ、そして終局的に表示装置４２へ出力出来ることが認
められるであろう。もしアドレスされた画素データに対
するこの動作が、読出しであれば、その時は、ステップ
９０は、アドレスされた画素データを記憶領域２６ａか
らこのデータの要求者へ伝達する（例えば、ＣＰＵ１
２）。この点について、図１の先の説明から、このアド
レスされた画素データの伝達は、バイパスレジスタ３６
へバス２８経由でよく、従ってＣＰＵ１２へ利用可能に
することを思い出すべきである。上のことが与えられる
と、当業者は、アドレスされた情報はバイパスレジスタ
３６を経由してＣＰＵ１２へ直ちに利用可能であり、又
はＬ２キャッシュ２０で始まるより下位のキャッシュへ
回すことも出来る。最後にもしアドレスされた画素デー
タに対するこの動作が、書込みであれば、その時は、ス
テップ９２は、アドレスされた画素データを書込み装置
から記憶領域２６ａへ戻す（これもバイパスレジスタ３
６経由でよい）。ステップ８８、９０及び９２のどれで
もの後、方法６１はステップ９４へ終結し、そしてステ
ップ６２へ戻り、そこでは新しく出された論理アドレス
は、方法６１のそれぞれのステップにより処理される。

【００６８】ステップ８６は方法の流れを、アドレスさ
れた非画素情報に対応する動作形式に基づいて指向す
る。もしこのアドレスされた非画素情報に対する動作が
読出しであれば、その時は、ステップ９６はアドレスさ
れた非画素情報を、非画素情報記憶領域２６ｂからこの
データの要求者へ伝達する（例えば、ＣＰＵ１２）。も
う１回再び、この非画素情報の伝達は、バス２８を経由
してバイパスレジスタ３６へ、従ってＣＰＵ１２へ利用
可能であり、又は、この代わり、Ｌ２キャッシュ２０及
び、そこでＬ１キャッシュ１６を経由してＣＰＵ１２へ
伝達してもよい。これとは逆に、もしこのアドレスされ
た非画素情報に対する動作が書込みであれば、その時
は、ステップ９８はアドレスされた非画素情報を、書込
装置から記憶領域２６ｂへ後方へ伝達する（これは再び
バイパスレジスタ３６を経由し又はＬ１キャッシュ１６
及び、そこでＬ２キャッシュ２０を通してでよい）。ス
テップ９６かステップ９８かどちらかの後、方法６１は
ステップ９４へ終結し、ステップ６２へ戻り、そこに再
びもう１回、新たに出される論理アドレスは方法６１の
夫々のステップを通して処理することが出来る。図４を
終結するが、注目すべきは。この流れはステップ９４か
らステップ６２へ戻る様に示されるが、ステップ６２が
再び発生する前に１つ又はそれより多い他の活動が行わ
れるかも知れないが、それにも拘らずこの流れの戻り
は、与えられたメモリアクセスの後、次のメモリアクセ
スが望まれる前に他の臨時の事象が発生するかも知れな
いが、一旦この様なアクセスが希望されると方法６１は
もう１回ステップ６２により開始することを示唆するた
め含められる。

【００６９】上のことから、上述の実施例は、コンピュ
ータシステムの面において多くの利益を提供することが
理解できる。例えば、１つの階層記憶システムは、その
階層の１つ（又はそれより多い）のキャッシュが画素デ
ータと非画素情報の両方を記憶するように動作すること
が出来るコンピュータシステム内に含まれることが出来
る。この結果、その組み合わされたキャッシュは、その
システムのＣＰＵ（複数）が画素データと非画素情報の
両方に等しいアクセスをすることを可能にする。他の例
として、多目的キャッシュの記憶スペースを動的に配分
する能力を含めることにより、そのコンピュータシステ
ムは、画素データか非画素情報かのいずれかに重みを置
いて、その時存在する記憶要求を賄うため周期的に再形
成することが出来る。他の例として、上に述べた種々の
タグ情報は、それが多目的キャッシュから検索されると
き、画素データの効率的な使用を更に便利にすることが
出来る。更に追加の例は、当業者により理解されるであ
ろう。更に最後の利益として、注目すべきは、上述のこ
とは、種々の代替の局面を表しており、これにより本発
明の範囲内の実施例を与えている。従って、本実施例は
詳細に記載されたが、種々の置換、修正又は変更が、特
許請求の範囲により定義される発明の範囲を逸脱するこ
となく上述の記載に行うことができる。

【００７０】以上の説明に関して更に以下の項を開示す
る。 （１）コンピュータシステムであって、中央処理装置
と、記憶階層であって、非画素情報を記憶する第１のキ
ャッシュメモリを含み、そこに非画素情報は中央処理装
置によりアクセス可能であり、前記記憶階層は更に、記
憶階層において第１のキャッシュメモリより上位の第２
のキャッシュメモリを含み、前記第２のキャッシュメモ
リは幾つかの記憶場所を持ち、且つ非画素情報及び画素
データを記憶できる、記憶階層と、前記幾つかの記憶場
所を動的に分配するキャッシュ制御回路であって、これ
により記憶場所の第１のグループは非画素情報を記憶
し、記憶場所の第２のグループは画素データを記憶す
る、キャッシュ制御回路とを包含するコンピュータシス
テム。 （２）第１項記載のコンピュータシステムにおいて、中
央処理装置、第１のキャッシュメモリ、及び第２のキャ
ッシュメモリの全部は、単一の集積回路上に位置する、
コンピュータシステム。 （３）第１項記載のコンピュータシステムであって、そ
こに中央処理装置及び第１のキャッシュメモリは第１の
集積回路上に位置し、またそこに第２のキャッシュメモ
リは、第１の集積回路の外部の第２の集積回路上に位置
する、コンピュータシステム。 （４）第１項記載のコンピュータシステムであって、更
に複数のビデオモードの下で動作するためのビデオ制御
回路を含み、そこに該幾つかの記憶場所を動的に配分す
るキャッシュ制御回路は、該幾つかの記憶場所を、現在
選択された複数のビデオモードの１つに応じて動的に配
分する、コンピュータシステム。

【００７１】（５）第４項記載のコンピュータシステム
であって、そこに中央処理装置、第１のキャッシュメモ
リ、第２のキャッシュメモリ、及びビデオ制御回路は、
全部は単一の集積回路上に位置する、コンピュータシス
テム。 （６）第４項記載のコンピュータシステムであって、そ
こに中央処理装置、第１のキャッシュメモリ、及び第２
のキャッシュメモリの全部は、第１の集積回路上に位置
し、またそこにビデオ制御回路は、第１の集積回路の外
部の第２の集積回路上に位置する、コンピュータシステ
ム。 （７）第４項記載のコンピュータシステムであって、更
に画素データを第２のキャッシュメモリから受ける画素
出力装置を含む、コンピュータシステム。 （８）第１項記載のコンピュータシステムであって、そ
こにキャッシュ制御回路は、複数のエントリをもつＴＬ
Ｂを含み、そこに複数のエントリの各々は該幾つかの記
憶場所の１つに対応する、コンピュータシステム。 （９）第８項記載のコンピュータシステムであって、そ
こに該エントリの各々は、該幾つかの記憶場所の対応す
る１つが、画素データを記憶するか又は非画素情報を記
憶するかを指示するための情報形式インジケータを含
む、コンピュータシステム。 （１０）第８項記載のコンピュータシステムであって、
そこに画素データを記憶する該幾つかの記憶場所の１つ
に対応する該エントリの各々は、リンクインジケータを
含み、そこにこのリンクインジケータの動作において
は、画素データを記憶する該幾つかの記憶場所の第１の
１つに対応する第１のリンクインジケータは、画素デー
タを記憶する該幾つかの記憶場所の第２の１つを特定す
ることが出来、そこに該幾つかの記憶場所の第２の１つ
の画素データは、該幾つかの記憶場所の第１の１つの画
素データを出力した直後に出力されることになってい
る、コンピュータシステム。 （１１）第８項記載のコンピュータシステムであって、
そこに画素データを記憶する該幾つかの記憶場所の１つ
に対応する該エントリの各々は、画素大きさインジケー
タを含み、そこに各画素大きさインジケータは、各エン
トリに対応する第２のキャッシュメモリ内の画素データ
に対して、表示画素に対応する画素データのビットの数
を特定する、コンピュータシステム。

【００７２】（１２）コンピュータシステム（８）は、
中央処理装置（１２）及び記憶階層を含む。この記憶階
層は、第１のキャッシュメモリ（１６）と第２のキャッ
シュメモリ（２６）を含む。第１のキャッシュメモリは
非画素情報を記憶出来、そこにこの非画素情報は、中央
処理装置による処理のためアクセス可能である。第２の
キャッシュメモリは、記憶階層において、第１のキャッ
シュメモリより上位にあり、非画素情報（２６ｂ）と画
素データ（２６ａ）を記憶出来る幾つかの記憶場所を持
つ。最後に、このコンピュータシステムは、該幾つかの
記憶場所を動的に配分するためのキャッシュ制御回路
（２４）を含み、これにより記憶場所の第１のグループ
は非画素情報を記憶するためのものであり、また記憶場
所の第２のグループは画素データを記憶するためのもの
である。

【図面の簡単な説明】

【図１】マイクロプロセッサが、キャッシュメモリの３
つのレベルを含み、キャッシュメモリの最高のレベル
が、画素と非画素データの両方を記憶出来る本実施例に
従った単一集積回路上のマイクロプロセッサを含むシス
テムの電気的ブロック図である。

【図２】タグビットが、好ましくは、第３レベルキャッ
シュへマッピングを提供する変換索引バッファに記憶さ
れる図１のマイクロプロセッサ内のキャッシュメモリの
第３のレベルに記憶されるデータの各行に対応する、変
換索引バッファに記憶される種々のタグビットの図式表
示である。

【図３】図１のマイクロプロセッサ内のＬ３キャッシュ
に対する記憶場所の配分を動的に変更する方法の流れ図
である。

【図４】図１のマイクロプロセッサ内の種々のレベルを
アドレス指定する方法の流れ図である。

【符号の説明】

８ コンピュータシステム １２ 中央処理装置 １６ 第１のキャッシュメモリ ２６ 第２のキャッシュメモリ ２４ キャッシュ制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 イアン チェン アメリカ合衆国 カリフォルニア州サンタ クララ，ホームステード ロード 3131，アパートメント ３エフ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 コンピュータシステムであって、 中央処理装置と、 記憶階層であって、 非画素情報を記憶できる第１のキャッシュメモリであっ
   て、そこに非画素情報は処理のため中央処理装置により
   アクセス可能な、第１のキャッシュメモリ及び、 記憶階層において第１のキャッシュメモリより上位の第
   ２のキャッシュメモリであって、幾つかの記憶場所をも
   ち、非画素情報及び画素データを記憶する、第２のキャ
   ッシュメモリを含む前記記憶階層と、 該幾つかの記憶場所を動的に配分し、これにより該記憶
   場所の第１のグループは非画素情報を記憶し、該記憶場
   所の第２のグループは画素データを記憶するキャッシュ
   制御回路と、を含むコンピュータシステム。