WO2007099583A1 - システムコントローラおよびキャッシュ制御方法 - Google Patents

システムコントローラおよびキャッシュ制御方法 Download PDF

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WO2007099583A1
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cache
state
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modified
system controller
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PCT/JP2006/303664
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English (en)
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Gou Sugizaki
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Fujitsu Limited
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means

Definitions

  • the present invention relates to a system controller that controls a cache device that constitutes a multiprocessor system, and a cache control method that controls the cache device, and more particularly to reduce state change requests to data blocks on other cache devices.
  • the present invention relates to a system controller and a cache control method that can improve the access performance to the cache device of the local system.
  • a multiprocessor system in response to the demand for high-speed computer systems, a multiprocessor system has been provided with a cache device for each CPU.
  • Data on the cache device provided for each CPU is data consistency between cache devices in order to maintain the correctness of the data between cache devices, that is, data sharing and consistency.
  • M is in a modified state, valid data is held in only one of the plurality of cache devices, and the data has been modified and has the same value as that of the main storage device. It is not guaranteed.
  • E is in an exclusive state, and valid data is held in only one of the cache devices.
  • S is in a shared state, and the same data is held on a plurality of cache devices.
  • I is in an invalid state, and the data on the cache device is invalid.
  • the Shared Modified O Shared Modified
  • the share change code O represents Owner.
  • the cache memory retains a part of the data in the main storage device in block units of the cache line and information indicating the data block state held in the cache line
  • the cache controller adds the data block status to the invalid block status I, shared status S, exclusive status E, modified status M, shared modified status O, etc.
  • a technique for controlling a cache memory by expressing it in six states of a writable modified state W (Writable Modified), which is a state for providing sharing, is disclosed.
  • the state of the target data block is determined by copying the tag (TAG) of the cache memory device (hereinafter referred to as TAG2!).
  • TAG2 the tag of the cache memory device
  • the status at the time of registration in the cache memory of the requesting CPU differs depending on the status of the data block that was hit (exclusive status E, writable status W, change status M) They cannot be identified in the tag table of the system controller. Therefore, it is necessary to know what the registration status of the target data block is from the hit cache memory.
  • the system controller usually has a tag table. Update the tab table of all related cache memories when a data transfer request or a memory access request to the main memory is issued. To do. However, the state of the target data block is not determined until a response to the data transfer request with the cache memory capacity is received, and therefore there is a problem that there is a period in which the state on the tag table is undetermined. there were
  • a large-scale information processing apparatus configured by a multiprocessor can make a state change request to a data block on another cache apparatus. It is an object of the present invention to provide a system controller and a cache control method capable of reducing the access performance to the cache system of the own system and reducing the access performance.
  • the present invention employs the following configuration in order to solve the above problems.
  • the system controller of the present invention is a system controller that controls a cache device that constitutes a multiprocessor system, and the cache device is provided for each processor module and connected to each other.
  • the cache memory that holds a part of the data in the main storage device in block units of the cache line and holds information indicating the data block state held in the cache line, and the invalid state I ( Invalid), shared state S (Shared), exclusive state E (Exclusive), modified state M (Modified), shared modified state O (Shared Modified), writable state W (Writable Modified)
  • a cache controller for controlling the cache memory, and when the system controller power snoop is completed If the next state of the target data block is not confirmed, the cache device in charge of sending the data block is notified of the next state among the six states as a new state on the data transfer destination cache device. And a snoop control unit that performs the operation.
  • the system controller of the present invention executes the address lock for the target data block in a period until the next state is determined after receiving the data transfer response when the snoop control unit force snoop process is completed It is desirable.
  • the system controller of the present invention is preferably an LSI for a large-scale system LSI including a plurality of the system controller power and the cache device.
  • the cache control method of the present invention is a cache control method for controlling a cache device constituting a multiprocessor system, and caches a part of data in a main memory in a cache memory.
  • the data block status is set to invalid status I, shared status S, exclusive status E, change status M, Cache change that represents the 6 states of shared change state 0 and writable state W to control the cache memory, and if the next state of the target data block is not fixed at the completion of snoop, hit the cache responsible for sending the data block
  • the device notifies the next one of the six states as a new state on the data transfer destination cache device. And butterflies.
  • the cache control method of the present invention further performs address lock on the target data block during a period until the next state is determined after the data transfer response is received by the completion power of the snoop process. Is desired. Brief Description of Drawings
  • FIG. 1 is a diagram for explaining an outline of a multiprocessor system.
  • FIG. 2 is a diagram for explaining the outline of a large-scale multiprocessor system.
  • FIG. 3 is a block diagram showing a hardware configuration of a multiprocessor system.
  • FIG. 4 is a block diagram showing functions of the cache device.
  • FIG. 5 is a block diagram showing functions of a system controller.
  • FIG. 6 is a diagram showing TAG2 update address lock.
  • FIG. 7 is a state transition diagram of a hit case in exclusive state E.
  • FIG. 8 is a state transition diagram of a hit case in the writable state W.
  • FIG. 9 is a state transition diagram of hit cases in the change state M.
  • FIG. 1 is a diagram for explaining an outline of a multiprocessor system.
  • the multiprocessor system 1 includes a plurality of system boards 2-1, 2-2.
  • Each system board 2-1 and 2-2 has a system controller 13-1 or 13-2, multiple processor modules 10-1, 1, ..., 10-n, multiple inputs / outputs (I O) Devices 11—1,..., 11-n, and multiple memories (MEM) 16-1, 1,.
  • the system boards 2-1 and 2—2 are connected to each other so that they can communicate with each other. Instructions from the processor modules 10—1,..., 10—n or the input / output devices 11—1,. Therefore, read / write to memory 16—1,..., 16—n is controlled.
  • FIG. 2 is a diagram for explaining an outline of a large-scale multiprocessor system.
  • the multiprocessor system 3 has more system boards 2-1, 2-2, 2-3, 2-4, 2-larger in scale than the multiprocessor system 1 in FIG. 5, 2-6, 2-7, 2—8, and these system boards 2-1,..., 2-8 are connected to each other via the crossbar switch 4. !
  • system boards 2-1, ⁇ , 2-8 are similar to the system board 2-1 provided in the multiprocessor system 1 of Fig. 1 described above. ⁇ , 13-5, ⁇ , multiple processor modules 10— 1,..., 10—n, multiple input / output (IO) devices 11—1,..., 11—n, multiple memories ( MEM) 16—1,..., 16-n.
  • the present invention can be applied to these multiprocessor systems as shown in FIGS.
  • FIG. 3 is a block diagram showing a hardware configuration of the multiprocessor system.
  • the multiprocessor system 1 includes a plurality of processor modules 10-1, 10-2,..., 10-n, and each of the processor modules 10-l to 10-n includes a CPU. (Processor) 12-1 to 12-n and cache device 14-1 to 14-n are provided. The processor modules 10-1 to 10-n are connected to each other when the cache devices 14-1 to 14-n are connected to the system bus 15.
  • the system bus 15 connecting the cache devices 14-l to 14-n includes, for example, a snoop bus.
  • a snoop bus is one of the cache devices 14-1 to 14-n, and when there is a fetch or store processing request from the CPU 12-l to 12-n, it is held in the cache line corresponding to these processing requests. This is a bus that can immediately acquire the status of the data block being processed by the status signal of the snoop control line.
  • FIG. 4 is a block diagram illustrating functions of the cache device.
  • the cache device 14-1 includes a cache controller 18 and a cache memory 20.
  • the cache memory 20 holds data in units of a plurality of cache lines 22, and each cache line 22 includes a tag 24 and a data block 30, and the tag 24 includes a status tag 26 and an address tag 28. .
  • the state tag 26 of the cache memory 20 expresses the data block state in six states: invalid state I, shared state S, exclusive state E, modified state M, shared modified state O, and writable state W. Then, the cache memory 20 is managed.
  • the cache controller 18 is provided with a cache control management unit 32, a state management unit 34, a process signature interface (IF) 36, and a path interface (IF) 38.
  • the state management unit 34 is provided with a fetch protocol processing unit 40 and a store protocol processing unit 42.
  • the cache control management unit 32 When the cache control management unit 32 receives a fetch request from the CPU 12-1, the cache control management unit 32 refers to the tag 24 of the cache memory 20 and searches for the cache line 22 having the address tag 28 whose address value matches the request address. To do. If there is no cache line 22 with the same address, a cache miss occurs, and the data block is acquired from any of the main storage device or other cache devices 14-2 to 14n and provided to the CPU 12-1. .
  • the cache control management unit 32 uses an invalid state I, a shared state S, an exclusive state E, and a changed state by the state tag 26 of the cache line 22 Process according to the status of M, shared change status O or writable status W.
  • the cache control management unit 32 performs a store process to update the data block of the corresponding cache line 22 on the cache memory 20 if a cache hit occurs. If so, store processing is performed in which a new cache line 22 is secured on the cache memory 20 and data is written. At this time, if there is a data block corresponding to any of the other cache devices 14 2 to 14-n, the latest data block is obtained from any of the other cache devices 14-2 to 14-n. Store processing to write data later.
  • the state management unit 34 requires processing from any one of the other cache devices 14-2 to 14-n via the CPU 12-1 and the system bus 15 by the cache control management unit 32 as described above. In response to the request, the state transition control of the state tag 26 on the corresponding cache line 22 after executing the processing request is performed.
  • a cache of 6 states of an invalid state I, a shared state S, an exclusive state E, a modified state M, a shared modified state O, and a writable state W The protocol is applied.
  • the other cache devices 14-2 to 14-n have the same functions as the cache device 14-1.
  • FIG. 5 is a block diagram showing functions of the system controller.
  • each of the system controllers 13-1 and 13-2 includes a memory access request receiving unit 51, a broadcast transmitting / receiving unit 52, a snoop control unit 53, an MS access issuing unit 54, and a CPU request issuing unit 55. Speak.
  • the memory access request receiving unit 51 includes the processor modules 10-1, 1, 10-n, or the input / output devices 11-1, 1, 11n, and the memory 16-16, , 16—Receiving access request to 2.
  • the broadcast transmission / reception unit 52 is a memory access request received by the memory access request reception unit 51 of the system controller 13-1 or 13-2.
  • the memory provided by the other system controller 13-2 or 13-1 is 16-16. , 16-2, the access request is transmitted / received to / from the broadcast transmission / reception unit 52 included in the other system controller 13-2 or 13-1.
  • the snoop control unit 53 is based on access requests from the processor modules 10-1,..., 10—n or the input / output devices 11—1,. Then, the snoop process for detecting the contents stored in the memory 16-1,..., 16-2 is executed. In addition, the snoop control unit 53 locks the address of the target data block from the time when the snoop process is completed until the data transfer response is received based on the information stored in the lock register 531 that the snoop control unit 53 has. Set.
  • MS access issuing unit 54 based on instructions from snoop control unit 53, memory 16-1,.
  • the CPU request issuing unit 55 issues an access instruction to the processor modules 10-1, 1, ..., 10-n based on an instruction from the snoop control unit 53. Issue. Next, the cache control process executed in the multiprocessor system configured as described above will be described.
  • FIG. 6 is a diagram showing address lock for TAG2 update.
  • 7 to 9 are state transition diagrams.
  • FIG. 7 shows a hit case in the exclusive state E
  • FIG. 8 shows a hit case in the writable state W
  • FIG. 9 shows a change state M. The hit case is shown.
  • the cache device that is in charge of sending the data block by hitting, Invalid state I, shared state S, exclusive state E, modified state M, shared modified state 0, writable state W among the following 6 states, the new state on the data transfer destination cache device
  • the cache protocol should be notified as
  • for updating TAG2 on the system controller side it is equipped with address lock control for the target data block during the period from when the snoop completion time data transfer response is received until the next state is confirmed, and the subsequent identical data Performs lock control to prohibit access to the block.
  • the hit cache device (data transfer source) responds to data transfer depending on the registration status of the target data block.
  • the new status is notified to the system controller.
  • the fetch request source CPU newly registers in the cache device in the “request source” state of the above information in the data transfer response packet.
  • the data transfer source CPU changes the registration status of the target data block to the “transfer source” status during data transfer.
  • the embodiments of the present invention have been described with reference to the drawings.
  • the embodiments of the present invention described above may be implemented by hardware, a DSP board, or a CPU board as a function of the system controller. It can be realized by firmware or software.
  • the system controller to which the present invention is applied includes a plurality of devices even if it is a single device that is not limited to the above-described embodiment as long as the function is executed. Needless to say, it can be a system, an integrated device, or a system that performs processing via a network such as a LAN or WAN. /.
  • a system including a CPU, a ROM or RAM memory connected to a bus, an input device, an output device, an external recording device, a medium drive device, and a network connection device. That is, a ROM or RAM memory, an external recording device, and a portable recording medium that record the software program code for realizing the system of the above-described embodiment is supplied to the system controller, and the computer of the system controller executes the program. Needless to say, it can also be achieved by reading and executing the code.
  • the program code itself read from the portable recording medium or the like realizes the new function of the present invention
  • the portable recording medium or the like on which the program code is recorded is the present invention. Will be configured.
  • Examples of portable recording media for supplying program codes include flexible disks, hard disks, optical disks, magneto-optical disks, CD-ROMs, CD-Rs, DVD-ROMs, DVD-RAMs, magnetic tapes, Various recording media recorded via a non-volatile memory card, ROM card, network connection device (in other words, communication line) such as e-mail and personal computer communication can be used.
  • the computer executes the program code read out on the memory, thereby realizing the functions of the above-described embodiment and operating on the computer based on the instruction of the program code.
  • the operating system is part of the actual processing or If all of this is done, the functions of the above-described embodiment can be realized by the processing.
  • the program code or the program (data) provided by the provider of the portable recording medium read out is connected to the computer with the function expansion board inserted into the computer. After being written to the memory of the function expansion unit, the CPU of the function expansion board or function expansion unit performs part or all of the actual processing based on the instructions of the program code.
  • the function of the above-described embodiment can also be realized by this processing.
  • the present invention is not limited to the embodiments described above, and can take various configurations or shapes without departing from the gist of the present invention.

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Description

明 細 書
システムコントローラおよびキャッシュ制御方法
技術分野
[0001] 本発明は、マルチプロセッサシステムを構成するキャッシュ装置を制御するシステム コントローラおよび該キャッシュ装置を制御するキャッシュ制御方法に関し、特に、他 系のキャッシュ装置上のデータブロックへの状態変更要求を減らして自系のキヤッシ ュ装置へのアクセス性能を高めることが可能なシステムコントローラおよびキャッシュ 制御方法に関する。
背景技術
[0002] 従来、コンピュータシステムの高速化の要求に伴い、マルチプロセッサシステムに お!ヽては各 CPUにキャッシュ装置を設けて 、る。 CPU毎に設けたキャッシュ装置上 のデータは、キャッシュ装置間に亘つてそのデータの正しさ、即ちデータの共有と一 貫性を保っため、キャッシュコヒーレンスプロトコルと呼ばれるキヤシュメモリ間のデー タの整合性を保つ規則に従って、キャッシュ装置上でブロック毎に管理されている。
[0003] 従来の一般的なキャッシュプロトコルとしては、「M」「E」「S」「I」の 4状態を管理する MESIキャッシュプロトコルが知られている。ここで、 Mは、変更（Modified)状態であり 、複数のキャッシュ装置の 1つにのみ有効データが保持されており、かつ、データは 変更されており、主記憶装置のそれと値が同じであることが保証されない。 Eは、排他 (Exclusive)状態であり、複数のキャッシュ装置の 1つにのみ有効データが保持されて いる。 Sは、共有 (Shared)状態であり、複数のキャッシュ装置上に同じデータが保持さ れている。そして、 Iは、無効（Invalid)状態であり、キャッシュ装置上のデータは無効 である。
[0004] このような MESIキャッシュプロトコルを用いたキュッシュ制御において、ある CPUが キャッシュ装置にストアしたデータブロックを、他系の CPUが参照するフェッチ要求を 行った場合、主記憶装置へのデータブロックの書込み（以下、 MSライトという）を必要 とし、その分、アクセスに時間がかかる。
[0005] そこで、 MESIキャッシュプロトコルに、共有変更 O (Shared Modified)状態を加えた 5状態を示す構成とすることにより、フェッチ処理の際の MSライトを不要にしている。 なお、共有変更の符号 Oは、 Ownerを表わす。
[0006] しかしながら、この 5状態をとるキャッシュプロトコルにあっても、自系フェッチ処理に 続、て他系ストア処理が行われた場合、共有変更 oの状態にある他系に対し無効 I に切替えるための状態変更要求が必要であり、この他系への状態変更要求を行って いる分、ストア処理に時間が力かり、 自系のフェッチ要求で取得したキャッシュ上のデ 一タブロックに自系でストア処理を行う頻度は高いため、装置全体としてアクセス性能 に大きく影響する問題があった。
[0007] そこで、キャッシュメモリとキャッシュコントローラとを備えるキャッシュ装置において、 キャッシュメモリは、主記憶装置の一部のデータをキャッシュラインのブロック単位に 保持すると共にキャッシュラインに保持したデータブロック状態を示す情報を保持し、 キャッシュコントローラは、データブロックの状態を、例えば無効状態 I、共有状態 S、 排他系状態 E、変更状態 M、共有変更状態 Oに加え、フ ツチ要求があった場合に 段階的に共有性を持たせるための状態である、書込可能状態 W (Writable Modified) の 6状態で表現してキャッシュメモリを制御する技術が開示されている。
[0008] この技術により、キャッシュ装置上で管理するデータブロックの状態を細分ィ匕し、こ れによって他系への状態変更要求を減らし、結果としてキャッシュ装置へのアクセス を速くすることが可能となって 、る。
発明の開示
[0009] し力しながら、上述のようなスヌープ制御においては、システムコントローラが装備す るキャッシュメモリ装置のタグ (TAG)のコピー（以下、 TAG2と!、う）では対象データ ブロックの状態が判別できな 、ケースが増えるため、データブロックのキャッシュ装置 間の転送について不具合が生じてしまうことがあるという問題点があった。
[0010] 例えば、フェッチアクセスの実行時に、ヒットしたデータブロックの状態 (排他系状態 E、書込可能状態 W、変更状態 M)によって、要求元 CPUのキャッシュメモリへの登 録時の状態が異なっている力 システムコントローラが持つタグテーブルではそれら の識別ができない。そのためヒットしたキャッシュメモリから、対象データブロックの登 録状態が何であつたかを知る必要がある。システムコントローラでは通常はタグテー ブルの更新をスヌープが完了して、ヒットしたキャッシュメモリに対してデータ転送要 求、またはメインメモリへのメモリアクセス要求の発行が決定した時点で、関係する全 てのキャッシュメモリのタブテーブルを更新する。し力し、キャッシュメモリ力 のデータ 転送要求に対する応答を受信するまで、対象データブロックの状態が決定しな 、た め、タグテーブル上の状態が未定である期間が存在してしまうという問題点があった
[0011] 本発明は、上記事情に鑑みてなされたもので、マルチプロセッサで構成される大規 模な情報処理装置にぉ 、て、他系のキャッシュ装置上のデータブロックへの状態変 更要求を減らして自系のキャッシュ装置へのアクセス性能を高めることが可能なシス テムコントローラおよびキャッシュ制御方法を提供することを目的とする。
[0012] 本発明は、上記課題を解決するため、下記のような構成を採用した。
すなわち、本発明の一態様によれば、本発明のシステムコントローラは、マルチプロ セッサシステムを構成するキャッシュ装置を制御するシステムコントローラであって、 前記キャッシュ装置が、プロセッサモジュール毎に設けられ互いに接続され、主記憶 装置の一部のデータをキャッシュラインのブロック単位に保持すると共に前記キヤッシ ユラインに保持したデータブロック状態を示す情報を保持するキャッシュメモリと、前 記データブロックの状態を、無効状態 I (Invalid)、共有状態 S (Shared)、排他状態 E ( Exclusive)、変更状態 M (Modified)、共有変更状態 O (Shared Modified)、書込可能 状態 W (Writable Modified)の 6状態で表現して前記キャッシュメモリを制御するキヤッ シュコントローラとを備え、前記システムコントローラ力 スヌープ完了時に対象データ ブロックの次の状態が確定しない場合、ヒットしてデータブロックの送出を担当するキ ャッシュ装置から前記 6状態のうち次の自身の状態をデータ転送先のキャッシュ装置 上での新状態として通知するスヌープ制御部を備えることを特徴とする。
[0013] また、本発明のシステムコントローラは、前記スヌープ制御部力 スヌープ処理の完 了時力 データ転送応答を受信して次の状態が確定するまでの期間に対象データ ブロックに対するアドレスロックを実行することが望ましい。
[0014] また、本発明のシステムコントローラは、前記システムコントローラ力 前記キャッシュ 装置を複数個備える大規模システム LSIのための LSIであることが望ましい。 また、本発明の一態様によれば、本発明のキャッシュ制御方法は、マルチプロセッ サシステムを構成するキャッシュ装置を制御するキャッシュ制御方法であって、キヤッ シュメモリに主記憶の一部のデータをキャッシュラインのブロック単位に保持すると共 に前記キャッシュラインに保持したデータブロック状態を示す情報を保持し、前記デ 一タブロックの状態を、無効状態 I、共有状態 S、排他状態 E、変更状態 M、共有変更 状態 0、書込可能状態 Wの 6状態で表現して前記キャッシュメモリを制御し、スヌープ 完了時に対象データブロックの次の状態が確定しない場合、ヒットしてデータブロック の送出を担当するキャッシュ装置から前記 6状態のうち次の自身の状態をデータ転 送先のキャッシュ装置上での新状態として通知することを特徴とする。
[0015] また、本発明のキャッシュ制御方法は、さらに、スヌープ処理の完了時力もデータ転 送応答を受信して次の状態が確定するまでの期間に対象データブロックに対するァ ドレスロックを実行することが望まし 、。 図面の簡単な説明
[0016] [図 1]マルチプロセッサシステムの概要を説明するための図である。
[図 2]大規模マルチプロセッサシステムの概要を説明するための図である。
[図 3]マルチプロセッサシステムのハードウェア構成を示すブロック図である。
[図 4]キャッシュ装置の機能を示すブロック図である。
[図 5]システムコントローラの機能を示すブロック図である。
[図 6]TAG2更新のアドレスロックを示す図である。
[図 7]排他状態 Eでのヒットケースの状態遷移図である。
[図 8]書込可能状態 Wでのヒットケースの状態遷移図である。
[図 9]変更状態 Mでのヒットケースの状態遷移図である。
発明を実施するための最良の形態
[0017] 以下、図面に基づいて本発明を適用した実施の形態を説明する。
図 1は、マルチプロセッサシステムの概要を説明するための図である。
図 1において、マルチプロセッサシステム 1は、複数のシステムボード 2—1, 2— 2を 備えている。各システムボード 2—1, 2— 2のそれぞれは、システムコントローラ 13— 1または 13— 2、複数のプロセッサモジュール 10—1, · · · , 10— n、複数の入出力（I O)デバイス 11— 1, ···, 11— n、複数のメモリ（MEM) 16— 1, ···, 16— nを備え ている。システムボード 2—1, 2— 2は、互いに通信可能に接続され、プロセッサモジ ユール 10— 1, ···, 10— nまたは入出力デバイス 11— 1, ···, 11— nからの命令に 従い、メモリ 16— 1, ···, 16— nへの読み書きをコントロールする。
[0018] 図 2は、大規模マルチプロセッサシステムの概要を説明するための図である。
図 2において、マルチプロセッサシステム 3は、上記図 1のマルチプロセッサシステ ム 1と比較して規模が大きぐより多くのシステムボード 2—1, 2-2, 2-3, 2-4, 2 -5, 2-6, 2-7, 2— 8を備えており、さらに、これらのシステムボード 2—1, ···, 2 — 8は、クロスバスイッチ 4を介して互!ヽに接続されて!、る。
[0019] そして、これらのシステムボード 2—1, · · ·, 2— 8は、上記図 1のマルチプロセッサ システム 1が備えるシステムボード 2—1と同様、 1つのシステムコントローラ 13— 1, ·· ·, 13-5, ···、複数のプロセッサモジュール 10— 1, ···, 10— n、複数の入出力（I O)デバイス 11— 1, ···, 11— n、複数のメモリ（MEM) 16— 1, ···, 16— nを備え ている。
[0020] 本発明はこれら図 1乃至図 2のようなマルチプロセッサシステムに適用することがで きる。
図 3は、マルチプロセッサシステムのハードウェア構成を示すブロック図である。
[0021] 図 3において、マルチプロセッサシステム 1は、複数のプロセッサモジュール 10—1 , 10-2, ···, 10— nを備え、プロセッサモジュール 10— l〜10—nのそれぞれに は、 CPU (プロセッサ） 12— 1〜12— n及びキャッシュ装置 14— 1〜14— nが設けら れている。そして、各プロセッサモジュール 10— 1〜10— nは、キャッシュ装置 14— 1 〜 14— nがシステムバス 15に接続することにより相互に接続されている。
[0022] キャッシュ装置 14— l〜14—nを接続するシステムバス 15としては、例えばスヌー プバスがある。スヌープバスとは、キャッシュ装置 14— 1〜 14— nの何れかで CPU 12 — l〜12—nからフェッチまたはストアの処理要求があった際に、これらの処理要求 に該当するキャッシュラインに保持しているデータブロックの状態をスヌープ制御線の 状態信号により直ちに取得できるバスである。
[0023] 図 4は、キャッシュ装置の機能を示すブロック図である。 図 4において、キャッシュ装置 14— 1は、キャッシュコントローラ 18とキャッシュメモリ 20とを備えている。キャッシュメモリ 20は、複数のキャッシュライン 22単位にデータを 保持しており、各キャッシュライン 22はタグ 24とデータブロック 30とを含み、タグ 24は 状態タグ 26とアドレスタグ 28とを備えて 、る。
[0024] キャッシュメモリ 20の状態タグ 26には、データブロックの状態を無効状態 I、共有状 態 S、排他状態 E、変更状態 M、共有変更状態 Oおよび書込可能状態 Wの 6状態で 表現してキャッシュメモリ 20を管理して 、る。
[0025] キャッシュコントローラ 18にはキャッシュ制御管理部 32、状態管理部 34、プロセッ サインタフエース (IF) 36、パスインタフェース (IF) 38が設けられる。また状態管理部 34にはフェッチプロトコル処理部 40とストアプロトコル処理部 42とが設けられる。
[0026] キャッシュ制御管理部 32は、 CPU12— 1からフェッチ要求を受けると、キャッシュメ モリ 20のタグ 24を参照し、要求アドレスとアドレス値の一致するアドレスタグ 28を持つ たキャッシュライン 22を検索する。アドレスの一致するキャッシュライン 22が存在しな い場合にはキャッシュミスとなり、主記憶装置もしくは他のキャッシュ装置 14— 2〜14 nの何れ力からデータブロックを取得して CPU 12— 1に提供する。
[0027] キャッシュ制御管理部 32は、要求アドレスに一致するアドレスのキャッシュライン 22 が存在した場合には、そのキャッシュライン 22の状態タグ 26による無効状態 I、共有 状態 S、排他状態 E、変更状態 M、共有変更状態 Oまたは書込可能状態 Wの状態に 応じた処理を行う。
[0028] キャッシュ制御管理部 32は、 CPU12— 1からのストア要求に対し、キャッシュヒット であればキャッシュメモリ 20上の該当するキャッシュライン 22のデータブロックを更新 するストア処理を行な 、、ミスヒットであればキャッシュメモリ 20上に新たなキャッシュラ イン 22を確保してデータを書き込むストア処理を行う。このとき他のキャッシュ装置 14 2〜14—nの何れかに該当するデータブロックが存在する場合には、最新のデー タブロックを他のキャッシュ装置 14— 2〜 14— nの何れ力から取得した後にデータを 書き込むストア処理を行う。
[0029] 状態管理部 34は、上述のようなキャッシュ制御管理部 32による CPU12—1及びシ ステムバス 15を経由した他のキャッシュ装置 14— 2〜 14— nの何れ力からの処理要 求に対し、処理要求を実行した後の該当するキャッシュライン 22上の状態タグ 26の 状態遷移制御を行う。
[0030] 状態管理部 34によるキャッシュコヒーレンスのための状態遷移制御として、無効状 態 I、共有状態 S、排他状態 E、変更状態 M、共有変更状態 Oおよび書込可能状態 Wの 6状態のキャッシュプロトコルを適用している。
[0031] なお、他のキャッシュ装置 14— 2〜14—nも上述したキャッシュ装置 14— 1と同様 の機能を有している。
図 5は、システムコントローラの機能を示すブロック図である。
[0032] 図 5において、システムコントローラ 13— 1, 13— 2のそれぞれは、メモリアクセス要 求受信部 51、ブロードキャスト送受信部 52、スヌープ制御部 53、 MSアクセス発行部 54および CPUリクエスト発行部 55備えて ヽる。
[0033] メモリアクセス要求受信部 51は、プロセッサモジュール 10—1, · · · , 10— nまたは 入出力デバイス 11— 1, · · · , 11 n力らの、メモリ 16— 1, · · · , 16— 2へのアクセス 要求を受信する。ブロードキャスト送受信部 52は、システムコントローラ 13— 1または 13 - 2のメモリアクセス要求受信部 51が受信したアクセス要求力 他のシステムコン トローラ 13— 2または 13— 1が備えるメモリ 16— 1, · · · , 16— 2へのアクセス要求で ある場合に、該他のシステムコントローラ 13— 2または 13— 1が備えるブロードキャス ト送受信部 52との間でアクセス要求を送受信する。
[0034] スヌープ制御部 53は、ブロードキャスト送受信部 52を介したプロセッサモジュール 10- 1, · · · , 10— nまたは入出力デバイス 11— 1, · · · , 11— nからのアクセス要求 に基づいて、メモリ 16— 1, · · · , 16— 2に格納されている内容を検出するためのスヌ ープ処理を実行する。また、スヌープ制御部 53は、自ら有するロックレジスタ 531に 格納されている情報に基づいて、スヌープ処理が完了した時点からデータ転送の応 答を受信するまでの間、対象データブロックのアドレスについてロックを設定する。
[0035] MSアクセス発行部 54は、スヌープ制御部 53からの指示に基づき、メモリ 16— 1, ·
· · , 16— 2へのアクセス命令を発行し、 CPUリクエスト発行部 55は、スヌープ制御部 53からの指示に基づき、プロセッサモジュール 10—1, · · · , 10— nへのアクセス命 令を発行する。 [0036] 次に、上述のような構成のマルチプロセッサシステムにおいて実行されるキャッシュ 制御処理につ!、て説明する。
図 6は、 TAG2更新のアドレスロックを示す図である。また、図 7乃至図 9は、状態遷 移図であり、図 7は排他状態 Eでのヒットケースを示し、図 8は書込可能状態 Wでのヒ ットケースを示し、図 9は変更状態 Mでのヒットケースを示す。
[0037] 本発明を適用した実施の形態においては、まず、スヌープ処理の完了時に対象デ 一タブロックの次の状態が確定しない場合、ヒットしてデータブロックの送出を担当す るキャッシュ装置から、無効状態 I、共有状態 S、排他状態 E、変更状態 M、共有変更 状態 0、書込可能状態 Wの 6状態のうち次の自身の状態を、データ転送先のキヤッ シュ装置上での新状態として通知するようなキャッシュプロトコルにする。また、システ ムコントローラ側の TAG2の更新については、スヌープ完了時力 データ転送応答を 受信して次の状態が確定するまでの期間に対象データブロックに対するアドレスロッ ク制御を装備し、後続の同一データブロックに対するアクセスを禁止するロック制御を 行う。
[0038] すなわち、上記キャッシュプロトコルについては、フェッチ要求からキャッシュ装置間 でのデータ転送が発生した場合、ヒットしたキャッシュ装置 (データ転送元）は対象デ 一タブロックの登録状態により、データ転送の応答と共に新規状態をシステムコント口 ーラに通知する。そして、フェッチ要求元の CPUは、データ転送の応答パケット中の 上記情報の「要求元」の状態でキャッシュ装置に新規登録を行う。また、データ転送 元の CPUは、データ転送時に対象データブロックの登録状態を「転送元」の状態に 遷移させる。
[0039] さらに、 TAG2更新に関するロック制御については、フェッチ要求が他の CPUのキ ャッシュ装置で排他状態 E、変更状態 M、または書込可能状態 Wでヒットした場合 (シ ステムコントローラの TAG2では全て排他状態 E)、ヒットしたキャッシュ装置にデータ 転送を要求するが、そのスヌープが完了した時点からデータ転送の応答を受信する までの間、対象データブロックのアドレスについてロックを設定するようにする。すると 、このデータ転送によるシステムコントローラの TAG2の更新が完了するまでは、同一 データブロックに対する他のアクセスは一切実行できないこととなる。 [0040] これにより、他系キャッシュ装置上のデータブロックへの状態変更要求を減らしてキ ャッシュ装置へのアクセス性能を高めることを目的とした 6状態キャッシュプロトコルの 制御力 従来からのスヌープ方式において実現可能となる。
[0041] 以上、本発明の実施の形態を、図面を参照しながら説明してきたが、上述してきた 本発明の実施の形態は、システムコントローラの一機能としてハードウェアまたは DS Pボードや CPUボードでのファームウェアもしくはソフトウェアにより実現することがで きる。
[0042] また、本発明が適用されるシステムコントローラは、その機能が実行されるのであれ ば、上述の実施の形態に限定されることなぐ単体の装置であっても、複数の装置か らなるシステムあるいは統合装置であっても、 LAN、 WAN等のネットワークを介して 処理が行なわれるシステムであってもよ 、ことは言うまでもな！/、。
[0043] また、バスに接続された CPU、 ROMや RAMのメモリ、入力装置、出力装置、外部 記録装置、媒体駆動装置、ネットワーク接続装置で構成されるシステムでも実現でき る。すなわち、前述してきた実施の形態のシステムを実現するソフトエアのプログラム コードを記録した ROMや RAMのメモリ、外部記録装置、可搬記録媒体を、システム コントローラに供給し、そのシステムコントローラのコンピュータがプログラムコードを読 み出し実行することによつても、達成されることは言うまでもない。
[0044] この場合、可搬記録媒体等カゝら読み出されたプログラムコード自体が本発明の新 規な機能を実現することになり、そのプログラムコードを記録した可搬記録媒体等は 本発明を構成することになる。
[0045] プログラムコードを供給するための可搬記録媒体としては、例えば、フレキシブルデ イスク、ハードディスク、光ディスク、光磁気ディスク、 CD-ROM, CD-R, DVD- ROM, DVD-RAM,磁気テープ、不揮発性のメモリーカード、 ROMカード、電子 メールやパソコン通信等のネットワーク接続装置 (言 、換えれば、通信回線)を介して 記録した種々の記録媒体などを用いることができる。
[0046] また、コンピュータ (情報処理装置）がメモリ上に読み出したプログラムコードを実行 することによって、前述した実施の形態の機能が実現される他、そのプログラムコード の指示に基づき、コンピュータ上で稼動している OSなどが実際の処理の一部または 全部を行な ヽ、その処理によっても前述した実施の形態の機能が実現される。
[0047] さらに、可搬型記録媒体力 読み出されたプログラムコードやプログラム (データ)提 供者カゝら提供されたプログラム (データ）が、コンピュータに挿入された機能拡張ボー ドゃコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そ のプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わ る CPUなどが実際の処理の一部または全部を行な 、、その処理によっても前述した 実施の形態の機能が実現され得る。
[0048] すなわち、本発明は、以上に述べた実施の形態に限定されるものではなぐ本発明 の要旨を逸脱しない範囲内で種々の構成または形状を取ることができる。

Claims

請求の範囲
[1] マルチプロセッサシステムを構成するキャッシュ装置を制御するシステムコントロー ラにおいて、
前記キャッシュ装置は、プロセッサモジュール毎に設けられ互いに接続され、主記 憶装置の一部のデータをキャッシュラインのブロック単位に保持すると共に前記キヤ ッシユラインに保持したデータブロック状態を示す情報を保持するキャッシュメモリと、 前記データブロックの状態を、無効状態 I (Invalid)、共有状態 S (Shared)、排他状態 E (Exclusive)、変更状態 M (Modified)、共有変更状態 O (Shared Modified)、書込可 能状態 W (Writable Modified)の 6状態で表現して前記キャッシュメモリを制御するキ ャッシュコントローラと、を備え、
前記システムコントローラは、
スヌープ完了時に対象データブロックの次の状態が確定しな 、場合、ヒットしてデ 一タブロックの送出を担当するキャッシュ装置力 前記 6状態のうち次の自身の状態 をデータ転送先のキャッシュ装置上での新状態として通知するスヌープ制御部と、 を備えることを特徴とするシステムコントローラ。
[2] 前記スヌープ制御部は、スヌープ処理の完了時からデータ転送応答を受信して次 の状態が確定するまでの期間に対象データブロックに対するアドレスロックを実行す ることを特徴とする請求項 1に記載のシステムコントローラ。
[3] 前記システムコントローラは、前記キャッシュ装置を複数個備える大規模システム L
SIのための LSIであることを特徴とする請求項 1に記載のシステムコントローラ。
[4] マルチプロセッサシステムを構成するキャッシュ装置を制御するキャッシュ制御方法 において、
キャッシュメモリに主記憶の一部のデータをキャッシュラインのブロック単位に保持 すると共に前記キャッシュラインに保持したデータブロック状態を示す情報を保持し、 前記データブロックの状態を、無効状態 I (Invalid)、共有状態 S (Shared)、排他状 態 E (Exclusive)、変更状態 M (Modified)、共有変更状態 O (Shared Modified)、書込 可能状態 W (Writable Modified)の 6状態で表現して前記キャッシュメモリを制御し、 スヌープ完了時に対象データブロックの次の状態が確定しな 、場合、ヒットしてデ 一タブロックの送出を担当するキャッシュ装置力 前記 6状態のうち次の自身の状態 をデータ転送先のキャッシュ装置上での新状態として通知する、
ことを特徴とするキャッシュ制御方法。
さらに、スヌープ処理の完了時力 データ転送応答を受信して次の状態が確定す るまでの期間に対象データブロックに対するアドレスロックを実行することを特徴とす る請求項 4に記載のキャッシュ制御方法。
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