JP2001034533A - キャッシュコヒーレンシ制御装置、２次キャッシュメモリ、中央処理装置、マルチプロセッサシステム、プロセッサノード、キャッシュコヒーレンシ制御方法 - Google Patents

キャッシュコヒーレンシ制御装置、２次キャッシュメモリ、中央処理装置、マルチプロセッサシステム、プロセッサノード、キャッシュコヒーレンシ制御方法

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JP2001034533A
JP2001034533A JP11206036A JP20603699A JP2001034533A JP 2001034533 A JP2001034533 A JP 2001034533A JP 11206036 A JP11206036 A JP 11206036A JP 20603699 A JP20603699 A JP 20603699A JP 2001034533 A JP2001034533 A JP 2001034533A
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JP11206036A
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Takuya Shimura
卓也 志村
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NEC Computertechno Ltd
Original Assignee
NEC Computertechno Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 自キャッシュラインを無効化したＣＰＵが本
アドレスのデータを読み出す場合は、リード要求を出し
て他のＣＰＵよりデータを転送する動作が必要となり、
ＣＰＵ間のデータ転送時間により性能低下が生じる。 【解決手段】 キャッシュ制御部１００は、キャッシ
ュ状態として、無効状態、排他状態、共有状態、変更状
態、仮無効状態の各状態を有する。排他制御命令時、該
当するキャッシュの状態が排他状態もしくは共有状態で
あった場合、該当キャッシュの状態を仮無効状態へ状態
遷移し、キャッシュデータを無効としない。システム内
の他のＣＰＵ４００もしくはノード６００から該当アド
レスに対して読み出し要求が発行され、かつシステム内
のキャッシュスヌープ結果が未変更の場合は仮無効状態
のキャッシュラインからデータを読み出す。これによ
り、データ転送時間を省き性能低下を軽減することが可
能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマルチプロセッサシ
ステムのキャッシュコヒーレンシ制御に関し、特にＭＥ
ＳＩプロトコルを用いたキャッシュコヒーレンシ制御方
式に関する。
【０００２】
【従来の技術】従来、シングルプロセッサ時において
は、コヒーレンシ制御を必要としない。しかし、コンピ
ュータシステム処理能力向上の必要性から、コンピュー
タシステム上に複数個のプロセッサを搭載するマルチプ
ロセッサシステムが要求されている。マルチプロセッサ
システムキャッシュコヒーレンシ制御方式としてＭＥＳ
Ｉプトトコルを用いるキャッシュコヒーレンシ制御方式
がある。
【０００３】特開平１０−３２０２８３号公報「マルチ
プロセッサ・データ処理システム内でキャッシュコヒー
レンシを維持するキャッシュ・コヒーレンシプロトコル
を提供する方法及び装置」では、キャッシュラインをそ
れぞれ、変更状態、排他状態、共用状態、無効状態、最
近読み取り状態、上流未定義状態を設けることにより、
マルチプロセッサシステムにおいてのそれぞれのＣＰＵ
配下のキャッシュコヒーレンシを維持することが開示さ
れている。図６は、従来のキャッシュコヒーレンシ制御
方式におけるキャッシュ状態の遷移を示す図である。こ
の手法は、６種類のキャッシュ状態間で状態遷移を行う
ことにより、キャッシュラインの整合性を保つ。
【０００４】
【発明が解決しようとする課題】特開平１０−３２０２
８３号公報「マルチプロセッサ・データ処理システム内
でキャッシュコヒーレンシを維持するキャッシュ・コヒ
ーレンシプロトコルを提供する方法及び装置」では、マ
ルチプロセッサシステム内のあるＣＰＵが排他制御命令
を発行し、該当アドレスのキャッシュデータが他のＣＰ
Ｕのキャッシュに格納されていた場合、要求されたＣＰ
Ｕは自キャッシュラインのデータを無効化する。自キャ
ッシュラインを無効化したＣＰＵが本アドレスのデータ
を読み出す必要が生じた場合は、リード要求を出して他
のＣＰＵもしくはノードよりデータを転送する動作が必
要となる。このため、ＣＰＵもしくはノード間のデータ
転送時間により性能低下が生じるという問題がある。
【０００５】本発明の主な目的は、排他制御命令発行元
がデータを変更するとは限らないため、無効化すべきキ
ャッシュラインの状態に仮無効状態を設けることによ
り、上記排他制御時におけるキャッシュデータの転送時
間を軽減し、マルチプロセッサシステムの性能を向上を
図ったキャッシュコヒーレンシ制御方式を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明第一のキャッシュ
コヒーレンシ制御装置は、１次キャッシュを有する複数
のプロセッサから構成されるマルチプロセッサシステム
の２次キャッシュメモリのキャッシュコヒーレンシ制御
装置であって、前記２次キャッシュメモリの状態は無効
状態、排他状態、共有状態、変更状態、仮無効状態を備
え、前記プロセッサから排他制御命令が発行され、前記
排他制御命令のアドレスが前記２次キャッシュメモリに
ヒットした時に前記アドレスに対応するキャッシュライ
ンの状態を仮無効状態とする。
【０００７】本発明第二のキャッシュコヒーレンシ制御
装置は、１次キャッシュを有する複数のプロセッサから
構成されるマルチプロセッサシステムの２次キャッシュ
メモリのキャッシュコヒーレンシ制御装置であって、前
記２次キャッシュメモリの状態は無効状態、排他状態、
共有状態、変更状態、仮無効状態を備え、前記プロセッ
サから排他制御命令が発行されたときに、前記排他制御
命令のアドレスが前記２次キャッシュメモリにヒットし
たかどうか判断するためのアドレスタグ制御回路を有
し、前記アドレスタグ制御回路はタグメモリとキャッシ
ュライン毎に前記２次キャッシュメモリの前記状態を示
すレジスタを備え、前記レジスタが前記仮無効状態を示
し、かつ前記アドレス制御回路が前記アドレスをヒット
と判定した時に前記アドレスに対応する前記キャッシュ
ラインの前記レジスタを前記仮無効状態とする。
【０００８】本発明第三のキャッシュコヒーレンシ制御
装置は、１次キャッシュを有する複数のプロセッサから
構成されるマルチプロセッサシステムの２次キャッシュ
メモリのキャッシュコヒーレンシ制御装置であって、前
記２次キャッシュメモリの状態は無効状態、排他状態、
共有状態、変更状態、仮無効状態を備え、前記プロセッ
サから排他制御命令が発行された時に、前記排他制御命
令のアドレスが前記２次キャッシュメモリにヒットした
かどうか判断するためのアドレスタグ制御回路を有し、
前記アドレスタグ制御回路はタグメモリとキャッシュラ
イン毎に前記２次キャッシュメモリの前記状態を示すレ
ジスタを備え、前記レジスタが前記仮無効状態を示し、
かつ前記アドレス制御回路が前記アドレスをヒットと判
定した時に前記アドレスに対応する前記キャッシュライ
ンの前記レジスタを仮無効状態とし、さらに前記キャッ
シュラインに記憶されたデータを読み出す制御回路およ
び読み出しバッファを設け、前記バッファに仮無効状態
を示す第二のレジスタを備えた。
【０００９】本発明第四のキャッシュコヒーレンシ制御
装置は、１次キャッシュを有する第一のプロセッサと１
次キャッシュを有する第二のプロセッサから構成される
マルチプロセッサシステムの２次キャッシュメモリのキ
ャッシュコヒーレンシ制御装置であって、前記２次キャ
ッシュメモリの状態は無効状態、排他状態、共有状態、
変更状態、仮無効状態を備え、前記第一のプロセッサか
ら排他制御命令が発行されたときに、前記排他制御命令
のアドレスが前記２次キャッシュメモリにヒットしたか
どうか判断するためのアドレスタグ制御回路を有し、前
記アドレスタグ制御回路はタグメモリとキャッシュライ
ン毎に前記２次キャッシュメモリの無効状態、排他状
態、共有状態、変更状態、仮無効状態を示すレジスタを
備え、前記レジスタが前記仮無効状態を示し、かつ前記
アドレス制御回路が前記アドレスをヒットと判定した時
に前記アドレスに対応する前記キャッシュラインの前記
レジスタを仮無効状態とし、さらに前記キャッシュライ
ンに記憶されたデータを読み出す制御回路および読み出
しバッファを設け、前記バッファに仮無効状態を示す第
二のレジスタを備え、 前記第二のプロセッサから、前
記キャッシュラインのリード命令が発行され、前記キャ
ッシュラインの状態を示す前記レジスタが仮無効状態で
あった場合、前記第一のプロセッサ内の前記１次キャッ
シュのスヌープ命令を発行し、前記キャッシュラインよ
りデータを読み出し、前記バッファに格納して前記第二
のレジスタを前記仮無効状態とし、前記スヌープ命令の
結果が前記リード命令アドレス内のデータが変更無しと
通知された場合、前記第二のプロセッサへ前記バッファ
からデータを転送する。
【００１０】本発明の２次キャッシュメモリは、キャッ
シュデータメモリと、本発明第二、第三または第四のキ
ャッシュコヒーレンシ制御装置を有する。
【００１１】本発明の中央処理装置は、１次キャッシュ
を有するプロセッサと本発明の２次キャッシュメモリを
接続した。
【００１２】本発明のプロセッサノードは、１次キャッ
シュを有する複数のプロセッサと前記複数のプロセッサ
とシステムバスを接続するバスブリッジとキャッシュデ
ータメモリと本発明第二、第三または第四のキャッシュ
コヒーレンシ制御装置を有する。
【００１３】本発明の第一のマルチプロセッサシステム
は、主記憶と入出力装置と複数の本発明の中央処理装置
のそれぞれをバスにより接続した。
【００１４】本発明の第二のマルチプロセッサシステム
は、主記憶と入出力装置と複数の本発明のプロセッサノ
ードのそれぞれをバスにより接続した。
【００１５】本発明のキャッシュコヒーレンシ制御方法
は、１次キャッシュを有する第一のプロセッサと１次キ
ャッシュを有する第二のプロセッサから構成されるマル
チプロセッサシステムの２次キャッシュメモリのキャッ
シュコヒーレンシ制御方法であって、前記２次キャッシ
ュメモリの状態は無効状態、排他状態、共有状態、変更
状態、仮無効状態を備え、前記２次キャッシュメモリは
キャッシュラインから構成され、前記第一のプロセッサ
が排他制御命令が発行する第一のステップと、前記排他
制御命令のアドレスが前記２次キャッシュメモリにヒッ
トしたかどうか判断する第二のステップと、前記アドレ
スにヒットと判定した時に前記アドレスに対応する前記
キャッシュラインを前記仮無効状態とする第三のステッ
プと、前記キャッシュラインに記憶されたデータを読み
出しバッファへ格納する第四のステップと、前記第二の
プロセッサが前記キャッシュラインのリード命令を発行
する第五のステップと、前記キャッシュラインの状態が
仮無効状態であった場合、前記第一のプロセッサ内の前
記１次キャッシュのスヌープ命令を発行する第六のステ
ップと、前記キャッシュラインよりデータを読み出し、
前記バッファに格納して仮無効状態とする第七のステッ
プと、前記スヌープ命令の結果が前記リード命令アドレ
ス内のデータが変更無しと通知された場合、前記第二の
プロセッサへ前記バッファからデータを転送する第八の
ステップを有する。
【００１６】
【発明の実施の形態】次に本発明の実施の形態につき図
面を参照し詳細に説明する。
【００１７】図１は、本発明実施の形態のキャッシュコ
ヒーレンシ制御方式におけるキャッシュ状態の遷移を示
す図である。キャッシュ状態として無効状態、排他状
態、共有状態、変更状態、仮無効状態がある。矢印が各
状態間の遷移を示している。仮無効状態は、排他状態も
しくは共有状態が排他制御命令により仮無効状態に遷移
することにより生じる。また、仮無効状態は、リード命
令により共有状態もしくは無効状態に遷移、排他制御命
令により仮無効状態を保持したままか、共有状態、無効
状態になる。各状態の遷移結果はシステム内のキャッシ
ュスヌープ結果によって決まる。キャッシュヒットとは
該当アドレスラインがキャッシュ内に格納されていた場
合。キャッシュミスとは該当アドレスラインがキャッシ
ュ内になかった場合。スヌープとはシステム内のキャッ
シュ状態を参照することを示す。
【００１８】図２は、本発明実施の形態のキャッシュコ
ヒーレンシ制御方式を有するマルチプロセッサシステム
の構成を示すブロック図である。主記憶６、入出力装置
７、プロセッサノード５それぞれが、システムバス２を
介して接続されている。キャッシュ制御部１００がキャ
ッシュアドレスタグ２００とキャッシュ３００に接続す
る。プロセッサノード５は、キャッシュ制御部１００と
ＣＰＵ４００がそれぞれプロセッサバス５１により接続
されている。ＣＰＵ４００は内部キャッシュ４０９を有
する。内部キャッシュ４０９は通常のＭＥＳＩプロトコ
ルにより制御される。ＣＰＵ４００はプロセッサバス５
１からのスヌープ要求により、内部キャッシュ４０９内
の状態を検査し、必要ならば内部キャッシュ４０９に格
納されているデータを出力する。キャッシュ制御部１０
０は、プロセッサバス５１とシステムバス２に接続さ
れ、命令およびデータの橋渡しおよびキャッシュコヒー
レンシ制御を行う。ＣＰＵ４００にて送信された命令お
よびデータはプロセッサバス５１を通してキャッシュ制
御部１００で受信される。キャッシュ制御部１００は命
令およびデータを受信後、アドレスタグ２００を読み込
みキャッシュ状態の確認を行う。また、データをキャッ
シュ３００へ読み書きする。アドレスタグ２００および
キャッシュ３００へのアクセス後、必要があればシステ
ムバス２へ命令およびデータを送信する。プロセッサノ
ード５が命令およびデータを発行した場合、同様の処理
を実行後、キャッシュ制御部１００は命令およびデータ
をプロセッサバス５１へ送信する。
【００１９】図３は、本発明のキャッシュコヒーレンシ
制御方式を備えるキャッシュ制御部１００の内部構成を
示すブロック図である。キャッシュ制御部１００はアド
レスタグ２００のリード、ライト、比較制御を行うタグ
リード・ライト・比較回路１０１、キャッシュタグの状
態を読み書きするためのタグステートレジスタ１０２、
バス上のアドレスを一時格納するためのアドレスバッフ
ァ１０３，アドレスバッファ１０４、バス上のデータを
一時格納するためのデータバッファ１０５，データバッ
ファ１０６、キャッシュデータを一時格納するキャッシ
ュデータバッファ１０９，キャッシュデータバッファ１
１０、キャッシュデータバッファが仮無効状態であるこ
とを示す仮無効ビット１０７，仮無効ビット１０８を備
える。タグリード・ライト・比較回路１０１およびタグ
ステートレジスタ１０２はアドレスタグ２００に接続さ
れる。タグリード・ライト・比較回路１０１については
さらにプロセッサバス５１、データバッファ１０５，１
０６，仮無効ビット１０７，１０８，キャッシュデータ
バッファ１０９，１１０、キャッシュ３００に接続され
る。データバッファ１０５，１０６はキャッシュ３００
もしくはプロセッサバス５１に接続される。アドレスバ
ッファ１０３，１０４はプロセッサバス５１もしくはタ
グリード・ライト・比較回路１０１に接続される。キャ
ッシュ状態はタグリード・ライト・比較回路１０１、タ
グステートレジスタ１０２にて判断され、仮無効状態に
遷移した場合に仮無効ビット１０７もしくは１０８に値
がセットされる。また、システム内のキャッシュ状態は
プロセッサバス５１のスヌープ信号により送受信され
る。
【００２０】以下、本実施の形態の動作につき図１乃至
３を用いて説明する。あるプロセッサノード５ｂが排他
制御命令を発行し、プロセッサノード５内のキャッシュ
制御部１００がシステムバス２を通して排他制御命令を
受信、内部回路であるタグリード・ライト・比較回路１
０１およびタグステータスレジスタ１０２のタグチェッ
ク動作により、アドレスタグ２００から該当アドレスの
キャッシュ状態を読み込みチェックする（ステップＡ−
１）。タグステータスレジスタ１０２に読み込んだキャ
ッシュ状態が排他状態もしくは共有状態であった場合、
図１に示すようにキャッシュ状態は仮無効状態に遷移す
るため、アドレスタグ２００の該当アドレスに仮無効状
態を書き込む。また、同時にキャッシュ３００からキャ
ッシュデータをキャッシュデータバッファ１１０に読み
込み、仮無効ビット１０８をセットする（ステップＡ−
２）。キャッシュ制御部１００はプロセッサバス５１に
対して排他制御命令を発行し、プロセッサバス５１に接
続されているＣＰＵ４００内の内部キャッシュ４０９の
スヌープ結果が未変更であった場合は、キャッシュデー
タバッファ１１０のデータを直ちにシステムバス２に転
送する。ＣＰＵ４００内の内部キャッシュ４０９のスヌ
ープ結果が変更であった場合は、ＣＰＵ４００からのレ
スポンスデータの転送を待ち、システムバス２にデータ
を転送する（ステップＡ−３）。
【００２１】ＣＰＵ４００が排他制御命令を発行し、キ
ャッシュ制御部１００がプロセッサバス５１を通して排
他制御命令を受信、内部回路であるタグリード・ライト
・比較回路１０１およびタグステータスレジスタ１０２
のタグチェック動作により、アドレスタグ２００から該
当アドレスのキャッシュ状態を読み込みチェックする
（ステップＡ−４）。タグステータスレジスタ１０２に
読み込んだキャッシュ状態が上記ステップＡ−２で遷移
した仮無効状態であった場合、図１に示すようにキャッ
シュ状態は仮無効状態を保持する。このため、キャッシ
ュ３００からキャッシュデータをキャッシュデータバッ
ファ１０９に読み込み、仮無効ビット１０７をセットす
る（ステップＡ−５）。キャッシュ制御部１００はシス
テムバス２に対して排他制御命令を発行し、システムバ
ス２に接続されているプロセッサノード５のスヌープ結
果が未変更であった場合は、キャッシュデータバッファ
１０９のデータを直ちにプロセッサバス５１に転送す
る。この動作により、プロセッサノード５からのデータ
転送時間を省くことが可能となる。スヌープ結果が変更
であった場合は、プロセッサノード５のレスポンスデー
タの転送を待ち、プロセッサバス５１にデータを転送す
る（ステップＡ−６）。
【００２２】ＣＰＵ４００がリード命令を発行し、キャ
ッシュ制御部１００がプロセッサバス５１を通してリー
ド命令を受信、内部回路であるタグリード・ライト・比
較回路１０１およびタグステータスレジスタ１０２のタ
グチェック動作により、アドレスタグ２００から該当ア
ドレスのキャッシュ状態を読み込みチェックする（ステ
ップＡ−７）。タグステータスレジスタ１０２に読み込
んだキャッシュ状態が上記（ステップＡ−２）で遷移し
た仮無効状態であった場合、図１に示すようにキャッシ
ュ状態はシステム内のスヌープ結果が判別されるまでは
仮無効状態を保持する。このため、キャッシュ３００か
らキャッシュデータをキャッシュデータバッファ１０９
に読み込み、仮無効ビット１０７をセットする（ステッ
プＡ−８）。キャッシュ制御部１００はシステムバス２
に対してリード命令を発行し、システムバス２に接続さ
れているプロセッサノード５のスヌープ結果が未変更で
あった場合は、キャッシュデータバッファ１０９のデー
タを直ちにプロセッサバス５１に転送し、同時にアドレ
スタグ２００の該当アドレスに共有状態を書き込み、キ
ャッシュ状態遷移は図１に示すように共有状態へと遷移
する。この動作により、プロセッサノード５からのデー
タ転送時間を省くことが可能となる。スヌープ結果が変
更であった場合は、プロセッサノード５のレスポンスデ
ータの転送を待ち、プロセッサバス５１にデータを転送
する（ステップＡ−９）。
【００２３】本発明の効果は、（ステップＡ−６）およ
び（ステップＡ−９）の動作において、システムバス２
に接続されたプロセッサノード５からのデータ転送を待
つことなく、キャッシュ制御部１００内のキャッシュデ
ータバッファ１０９から直ちにデータをプロセッサバス
５１へ送信できるため、システムとしての処理性能を向
上することが可能となる。また、（ステップＡ−１）か
ら（ステップＡ−９）のキャッシュ状態遷移を行うこと
により、キャッシュコヒーレンシを維持することが可能
となる。
【００２４】本発明の第二の構成のマルチプロセッサシ
ステムを図面を参照して説明する。図４は、本発明の実
施の形態のキャッシュコヒーレンシ制御方式を有するマ
ルチプロセッサシステムの第二の構成を示すブロック図
である。ノード５００は、ひとつあるいは複数のＣＰＵ
４００とから構成され、複数のＣＰＵ４００はノードバ
ス５０９で接続され、で共有する内部キャッシュ４０９
を介してプロセッサバス５１に接続される。ＣＰＵ４０
０はプロセッサバス５１を介してキャッシュ制御部１０
０と接続され、キャッシュ制御部１００がキャッシュア
ドレスタグ２００とキャッシュ３００に接続しキャッシ
ュノード６００を構成する。ノード６００はシステムバ
ス２を介して他のノード６００、主記憶６、入出力装置
７と接続されている。
【００２５】キャッシュ制御部１００は、プロセッサバ
ス５１とシステムバス２に接続され、命令およびデータ
の橋渡しおよびキャッシュコヒーレンシ制御を行う。ノ
ード５００から命令およびデータはプロセッサバス５１
を通してキャッシュ制御部１００で受信される。キャッ
シュ制御部１００は命令およびデータを受信後、アドレ
スタグ２００を読み込みキャッシュ状態の確認を行う。
また、データをキャッシュ３００へ読み書きする。アド
レスタグ２００およびキャッシュ３００へのアクセス
後、必要があればシステムバス２へ命令およびデータを
送信する。ノード５００が命令およびデータを発行した
場合、同様の処理を実行後、キャッシュ制御部１００は
命令およびデータをプロセッサバス５１へ送信する。
【００２６】本実施の形態の動作につき図１、２、４を
用いて説明する。
【００２７】まず、内部キャッシュ４０９がミスの時に
ついて説明する。キャッシュキャッシュノード６０１が
排他制御命令を発行し、キャッシュノード６００内のキ
ャッシュ制御部１００がシステムバス２を通して排他制
御命令を受信、内部回路であるタグリード・ライト・比
較回路１０１およびタグステータスレジスタ１０２のタ
グチェック動作により、アドレスタグ２００から該当ア
ドレスのキャッシュ状態を読み込みチェックする（ステ
ップＢ−１）。タグステータスレジスタ１０２に読み込
んだキャッシュ状態が排他状態もしくは共有状態であっ
た場合、図１に示すようにキャッシュ状態は仮無効状態
に遷移するため、アドレスタグ２００の該当アドレスに
仮無効状態を書き込む。また、同時にキャッシュ３００
からキャッシュデータをキャッシュデータバッファ１１
０に読み込み、仮無効ビット１０８をセットする（ステ
ップＢ−２）。キャッシュ制御部１００はプロセッサバ
ス５１に対して排他制御命令を発行し、プロセッサバス
５１に接続されているＣＰＵ４００内の内部キャッシュ
４０９のスヌープ結果が未変更であった場合は、キャッ
シュデータバッファ１１０のデータを直ちにシステムバ
ス２に転送する。ＣＰＵ４００内の内部キャッシュ４０
９のスヌープ結果が変更であった場合は、ＣＰＵ４００
からのレスポンスデータの転送を待ち、システムバス２
にデータを転送する（ステップＢ−３）。
【００２８】ＣＰＵ４００が排他制御命令を発行し、キ
ャッシュ制御部１００がプロセッサバス５１を通して排
他制御命令を受信、内部回路であるタグリード・ライト
・比較回路１０１およびタグステータスレジスタ１０２
のタグチェック動作により、アドレスタグ２００から該
当アドレスのキャッシュ状態を読み込みチェックする
（ステップＢ−４）。タグステータスレジスタ１０２に
読み込んだキャッシュ状態が上記ステップＢ−２で遷移
した仮無効状態であった場合、図１に示すようにキャッ
シュ状態は仮無効状態を保持する。このため、キャッシ
ュ３００からキャッシュデータをキャッシュデータバッ
ファ１０９に読み込み、仮無効ビット１０７をセットす
る（ステップＢ−５）。キャッシュ制御部１００はシス
テムバス２に対して排他制御命令を発行し、システムバ
ス２に接続されているキャッシュノード６００のスヌー
プ結果が未変更であった場合は、キャッシュデータバッ
ファ１０９のデータを直ちにプロセッサバス５１に転送
する。この動作により、キャッシュノード６００からの
データ転送時間を省くことが可能となる。スヌープ結果
が変更であった場合は、キャッシュノード６００のレス
ポンスデータの転送を待ち、プロセッサバス５１にデー
タを転送する（ステップＢ−６）。
【００２９】ＣＰＵ４００がリード命令を発行し、キャ
ッシュ制御部１００がプロセッサバス５１を通してリー
ド命令を受信、内部回路であるタグリード・ライト・比
較回路１０１およびタグステータスレジスタ１０２のタ
グチェック動作により、アドレスタグ２００から該当ア
ドレスのキャッシュ状態を読み込みチェックする（ステ
ップＢ−７）。タグステータスレジスタ１０２に読み込
んだキャッシュ状態が上記（ステップＢ−２）で遷移し
た仮無効状態であった場合、図１に示すようにキャッシ
ュ状態はシステム内のスヌープ結果が判別されるまでは
仮無効状態を保持する。このため、キャッシュ３００か
らキャッシュデータをキャッシュデータバッファ１０９
に読み込み、仮無効ビット１０７をセットする（ステッ
プＢ−８）。キャッシュ制御部１００はシステムバス２
に対してリード命令を発行し、システムバス２に接続さ
れているキャッシュノード６００のスヌープ結果が未変
更であった場合は、キャッシュデータバッファ１０９の
データを直ちにプロセッサバス５１に転送し、同時にア
ドレスタグ２００の該当アドレスに共有状態を書き込
み、キャッシュ状態遷移は図１に示すように共有状態へ
と遷移する。この動作により、キャッシュノード６００
からのデータ転送時間を省くことが可能となる。スヌー
プ結果が変更であった場合は、キャッシュノード６００
のレスポンスデータの転送を待ち、プロセッサバス５１
にデータを転送する（ステップＢ−９）。
【００３０】本発明の効果は、（ステップＢ−６）およ
び（ステップＢ−９）の動作において、システムバス２
に接続されたキャッシュノード６００からのデータ転送
を待つことなく、キャッシュ制御部１００内のキャッシ
ュデータバッファ１０９から直ちにデータをプロセッサ
バス５１へ送信できるため、システムとしての処理性能
を向上することが可能となる。また、（ステップＢ−
１）から（ステップＢ−９）のキャッシュ状態遷移を行
うことにより、キャッシュコヒーレンシを維持すること
が可能となる。
【００３１】排他制御時内部キャッシュ４０９にヒット
したときは、内部キャッシュ４０９とノードバス５０９
間で処理が完結する。本構成では、同一ノード５００内
での排他制御時には、システムバス２をアクセスしない
のでノード５００間データ転送時間を軽減することで、
システムの性能向上図ることができる効果がある。
【００３２】本発明の第三の構成のマルチプロセッサシ
ステムを図面を参照して説明する。図５は、本発明の実
施の形態のキャッシュコヒーレンシ制御方式を有するマ
ルチプロセッサシステムの第三の構成を示すブロック図
である。
【００３３】中央処理装置１、入出力装置７、主記憶６
のそれぞれがシステムバス２を介して接続されている。
中央処理装置１は、プロセッサ４０１、キャッシュ制御
部１００、アドレスタグ２００、キャッシュ３００から
構成される。プロセッサ４０１はＣＰＵ４００とスヌー
プバッファ８００から構成される。
【００３４】動作は上記ステップＡー１乃至Ａ−９と同
様であるがステップＡ−５，ステップＡ−６，ステップ
Ａ−９の動作において、キャッシュデータバッファ１０
９、１１０へ読み込むと同時に、スヌープバッファ８０
０へも読み込む点で異なる。以下、概要を説明する。Ｃ
ＰＵ４００が排他制御命令を実行時、ＣＰＵ４００はキ
ャッシュ制御部１００配下のアドレスタグ２００のキャ
ッシュ状態をチェックし、排他状態もしくは共有状態で
あった場合、該当キャッシュラインの状態を仮無効状態
へ状態遷移、仮無効状態のキャッシュデータに仮無効ビ
ット１０７、１０８をセットしてキャッシュデータバッ
ファ１０９、１１０とスヌープバッファ８００に読み込
み、同時にシステムバス２に対しては排他制御命令を発
行する。システム内の他の中央処理装置１内キャッシュ
３００のスヌープ結果がキャッシュライン未変更であっ
た場合は、キャッシュデータバッファ１０９、１１０か
らではなく、既にスヌープバッファ８００内にリード済
みのキャッシュデータをＣＰＵ４００へ取り込む。
【００３５】これにより、計算処理を進めることが可能
となる。また、プロセッサバス５１からのデータ転送が
省かれるため、コンピュータシステムの処理性能の向上
を果たすことが可能となる、という効果がある。
【００３６】
【発明の効果】以上説明したように、本願発明によれ
ば、無効状態、排他状態、共有状態、変更状態、仮無効
状態のキャッシュコヒーレンシ制御を設けるという基本
制御方式に基づき、排他制御時のキャッシュデータ転送
時間を軽減し、マルチプロセッサシステムの性能向上を
実現したキャッシュコヒーレンシ制御方式によるコンピ
ュータシステムが提供される。なお、本発明が上記各実
施例に限定されず、本発明の技術思想の範囲内におい
て、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】本発明実施の形態のキャッシュコヒーレンシ制
御方式におけるキャッシュ状態の遷移を示す図である。
【図２】本発明実施の形態のキャッシュコヒーレンシ制
御方式を有するマルチプロセッサシステムの構成を示す
ブロック図である。
【図３】本発明のキャッシュコヒーレンシ制御方式を備
えるキャッシュ制御部の内部構成を示すブロック図であ
る。
【図４】本発明の実施の形態のキャッシュコヒーレンシ
制御方式を有するマルチプロセッサシステムの第二の構
成を示すブロック図である。
【図５】本発明の実施の形態のキャッシュコヒーレンシ
制御方式を有するマルチプロセッサシステムの第三の構
成を示すブロック図である。
【図６】従来のキャッシュコヒーレンシ制御方式におけ
るキャッシュ状態の遷移を示す図である。
【符号の説明】
１ 中央処理装置 ２ システムバス ５ プロセッサノード ５ｂ プロセッサノード ６ 主記憶 ７ 入出力装置 ５１ プロセッサバス １００ キャッシュ制御部 １０１ タグリード・ライト・比較回路 １０２ タグステータスレジスタ １０３ アドレスバッファ １０４ アドレスバッファ １０５ データバッファ １０６ データバッファ １０７ 仮無効ビット １０８ 仮無効ビット １０９ キャッシュデータバッファ １１０ キャッシュデータバッファ ２００ アドレスタグ ３００ キャッシュ ４００ ＣＰＵ ４０１ プロセッサ ４０９ 内部キャッシュ ５００ ノード ５０９ ノードバス ６００ キャッシュノード ６０１ キャッシュノード ８００ スヌープバッファ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 １次キャッシュを有する複数のプロセッ
    サから構成されるマルチプロセッサシステムの２次キャ
    ッシュメモリのキャッシュコヒーレンシ制御装置であっ
    て、前記２次キャッシュメモリの状態は無効状態、排他
    状態、共有状態、変更状態、仮無効状態を備え、前記プ
    ロセッサから排他制御命令が発行され、前記排他制御命
    令のアドレスが前記２次キャッシュメモリにヒットした
    時に前記アドレスに対応するキャッシュラインの状態を
    仮無効状態とすることを特徴とするキャッシュコヒーレ
    ンシ制御装置。
  2. 【請求項２】 １次キャッシュを有する複数のプロセッ
    サから構成されるマルチプロセッサシステムの２次キャ
    ッシュメモリのキャッシュコヒーレンシ制御装置であっ
    て、前記２次キャッシュメモリの状態は無効状態、排他
    状態、共有状態、変更状態、仮無効状態を備え、前記プ
    ロセッサから排他制御命令が発行されたときに、前記排
    他制御命令のアドレスが前記２次キャッシュメモリにヒ
    ットしたかどうか判断するためのアドレスタグ制御回路
    を有し、前記アドレスタグ制御回路はタグメモリとキャ
    ッシュライン毎に前記２次キャッシュメモリの前記状態
    を示すレジスタを備え、前記レジスタが前記仮無効状態
    を示し、かつ前記アドレス制御回路が前記アドレスをヒ
    ットと判定した時に前記アドレスに対応する前記キャッ
    シュラインの前記レジスタを前記仮無効状態とすること
    を特徴とするキャッシュコヒーレンシ制御装置。
  3. 【請求項３】 １次キャッシュを有する複数のプロセッ
    サから構成されるマルチプロセッサシステムの２次キャ
    ッシュメモリのキャッシュコヒーレンシ制御装置であっ
    て、前記２次キャッシュメモリの状態は無効状態、排他
    状態、共有状態、変更状態、仮無効状態を備え、前記プ
    ロセッサから排他制御命令が発行された時に、前記排他
    制御命令のアドレスが前記２次キャッシュメモリにヒッ
    トしたかどうか判断するためのアドレスタグ制御回路を
    有し、前記アドレスタグ制御回路はタグメモリとキャッ
    シュライン毎に前記２次キャッシュメモリの前記状態を
    示すレジスタを備え、前記レジスタが前記仮無効状態を
    示し、かつ前記アドレス制御回路が前記アドレスをヒッ
    トと判定した時に前記アドレスに対応する前記キャッシ
    ュラインの前記レジスタを仮無効状態とし、さらに前記
    キャッシュラインに記憶されたデータを読み出す制御回
    路および読み出しバッファを設け、前記バッファに仮無
    効状態を示す第二のレジスタを備えたことを特徴とする
    キャッシュコヒーレンシ制御装置。
  4. 【請求項４】 １次キャッシュを有する第一のプロセッ
    サと１次キャッシュを有する第二のプロセッサから構成
    されるマルチプロセッサシステムの２次キャッシュメモ
    リのキャッシュコヒーレンシ制御装置であって、 前記２次キャッシュメモリの状態は無効状態、排他状
    態、共有状態、変更状態、仮無効状態を備え、 前記第一のプロセッサから排他制御命令が発行されたと
    きに、前記排他制御命令のアドレスが前記２次キャッシ
    ュメモリにヒットしたかどうか判断するためのアドレス
    タグ制御回路を有し、前記アドレスタグ制御回路はタグ
    メモリとキャッシュライン毎に前記２次キャッシュメモ
    リの無効状態、排他状態、共有状態、変更状態、仮無効
    状態を示すレジスタを備え、前記レジスタが前記仮無効
    状態を示し、かつ前記アドレス制御回路が前記アドレス
    をヒットと判定した時に前記アドレスに対応する前記キ
    ャッシュラインの前記レジスタを仮無効状態とし、さら
    に前記キャッシュラインに記憶されたデータを読み出す
    制御回路および読み出しバッファを設け、前記バッファ
    に仮無効状態を示す第二のレジスタを備え、 前記第二のプロセッサから、前記キャッシュラインのリ
    ード命令が発行され、前記キャッシュラインの状態を示
    す前記レジスタが仮無効状態であった場合、前記第一の
    プロセッサ内の前記１次キャッシュのスヌープ命令を発
    行し、前記キャッシュラインよりデータを読み出し、前
    記バッファに格納して前記第二のレジスタを前記仮無効
    状態とし、前記スヌープ命令の結果が前記リード命令ア
    ドレス内のデータが変更無しと通知された場合、前記第
    二のプロセッサへ前記バッファからデータを転送するこ
    とを特徴とするキャッシュコヒーレンシ制御装置。
  5. 【請求項５】 キャッシュデータメモリと、請求項２、
    ３または４のキャッシュコヒーレンシ制御装置を有する
    ことを特徴とする２次キャッシュメモリ。
  6. 【請求項６】 １次キャッシュを有するプロセッサと請
    求項５記載の２次キャッシュメモリを接続したことを特
    徴とする中央処理装置。
  7. 【請求項７】 主記憶と入出力装置と複数の請求項６記
    載の中央処理装置のそれぞれをバスにより接続したこと
    を特徴とするマルチプロセッサシステム。
  8. 【請求項８】 １次キャッシュを有する複数のプロセッ
    サと前記複数のプロセッサとシステムバスを接続するバ
    スブリッジとキャッシュデータメモリと請求項２、３ま
    たは４のキャッシュコヒーレンシ制御装置を有すること
    を特徴とするプロセッサノード。
  9. 【請求項９】 主記憶と入出力装置と複数の請求項８記
    載のプロセッサノードのそれぞれをバスにより接続した
    ことを特徴とするマルチプロセッサシステム。
  10. 【請求項１０】 １次キャッシュを有する第一のプロセ
    ッサと１次キャッシュを有する第二のプロセッサから構
    成されるマルチプロセッサシステムの２次キャッシュメ
    モリのキャッシュコヒーレンシ制御方法であって、 前記２次キャッシュメモリの状態は無効状態、排他状
    態、共有状態、変更状態、仮無効状態を備え、前記２次
    キャッシュメモリはキャッシュラインから構成され、 前記第一のプロセッサが排他制御命令が発行する第一の
    ステップと、前記排他制御命令のアドレスが前記２次キ
    ャッシュメモリにヒットしたかどうか判断する第二のス
    テップと、前記アドレスにヒットと判定した時に前記ア
    ドレスに対応する前記キャッシュラインを前記仮無効状
    態とする第三のステップと、前記キャッシュラインに記
    憶されたデータを読み出しバッファへ格納する第四のス
    テップと、前記第二のプロセッサが前記キャッシュライ
    ンのリード命令を発行する第五のステップと、前記キャ
    ッシュラインの状態が仮無効状態であった場合、前記第
    一のプロセッサ内の前記１次キャッシュのスヌープ命令
    を発行する第六のステップと、前記キャッシュラインよ
    りデータを読み出し、前記バッファに格納して仮無効状
    態とする第七のステップと、前記スヌープ命令の結果が
    前記リード命令アドレス内のデータが変更無しと通知さ
    れた場合、前記第二のプロセッサへ前記バッファからデ
    ータを転送する第八のステップを有することを特徴とす
    るキャッシュコヒーレンシ制御方法。
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