JPH0271344A - マイクロコンピユータ・システム - Google Patents
マイクロコンピユータ・システムInfo
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- JPH0271344A JPH0271344A JP1117622A JP11762289A JPH0271344A JP H0271344 A JPH0271344 A JP H0271344A JP 1117622 A JP1117622 A JP 1117622A JP 11762289 A JP11762289 A JP 11762289A JP H0271344 A JPH0271344 A JP H0271344A
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- 230000015654 memory Effects 0.000 claims abstract description 119
- 239000000872 buffer Substances 0.000 claims description 31
- 230000003111 delayed effect Effects 0.000 claims description 17
- 230000004044 response Effects 0.000 claims description 4
- 239000013256 coordination polymer Substances 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 21
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 2
- 230000007704 transition Effects 0.000 description 12
- AFHIIJICYLMCSH-VOTSOKGWSA-N 5-amino-2-[(e)-2-(4-benzamido-2-sulfophenyl)ethenyl]benzenesulfonic acid Chemical compound OS(=O)(=O)C1=CC(N)=CC=C1\C=C\C(C(=C1)S(O)(=O)=O)=CC=C1NC(=O)C1=CC=CC=C1 AFHIIJICYLMCSH-VOTSOKGWSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000001934 delay Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- UJCHIZDEQZMODR-BYPYZUCNSA-N (2r)-2-acetamido-3-sulfanylpropanamide Chemical compound CC(=O)N[C@@H](CS)C(N)=O UJCHIZDEQZMODR-BYPYZUCNSA-N 0.000 description 1
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 241001669680 Dormitator maculatus Species 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- 101000986265 Homo sapiens Protein MTSS 1 Proteins 0.000 description 1
- 102100028951 Protein MTSS 1 Human genes 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
- Hardware Redundancy (AREA)
- Communication Control (AREA)
- Small-Scale Networks (AREA)
- Saccharide Compounds (AREA)
- Microcomputers (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、キャッシュ・メモリ・サブシステムを有する
マルチ・バス・マイクロコンピュータ・システムに、よ
り具体的には、待機試態パラメータに影響を与えずにキ
ャッシュ読取ミスに関する遅いメモリ構成要素に対する
許容度を増加させるための改良に関する。
マルチ・バス・マイクロコンピュータ・システムに、よ
り具体的には、待機試態パラメータに影響を与えずにキ
ャッシュ読取ミスに関する遅いメモリ構成要素に対する
許容度を増加させるための改良に関する。
Ｂ、従来技術
８０３８６に関する背景情報、その特性及び（キャッシ
ュ・メモリ・サブシステムを含む）マイクロコンピュー
タ・システムにおける使用は、インテル社発行の刊行物
ｒＩｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ｔｈｅ ３ Ｑ叶 １〇− ３８６Ｊ（１，９８６年４月刊）及びｒ ８０３８６Ｈ
ａｒｄｗａｒｅ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ
Ｊ （１９８６年刊）に記載されている。８２３８５の
特性及び動作性能はインテル社の刊行物［８２３８５Ｈ
ｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ３２−Ｂｉｔ Ｃａｃ
ｈｅ Ｃｏｎｔｒｏｌｌｅｒ Ｊ （１９８７年刊）に
記載されている。
ュ・メモリ・サブシステムを含む）マイクロコンピュー
タ・システムにおける使用は、インテル社発行の刊行物
ｒＩｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ｔｈｅ ３ Ｑ叶 １〇− ３８６Ｊ（１，９８６年４月刊）及びｒ ８０３８６Ｈ
ａｒｄｗａｒｅ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ
Ｊ （１９８６年刊）に記載されている。８２３８５の
特性及び動作性能はインテル社の刊行物［８２３８５Ｈ
ｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ３２−Ｂｉｔ Ｃａｃ
ｈｅ Ｃｏｎｔｒｏｌｌｅｒ Ｊ （１９８７年刊）に
記載されている。
マイクロコンピュータ・システムにおいても、他のコン
ピュータ・システムと同様に、動作速度は重要な評価基
準であり、これは多くの場合、システムの価格とパラン
スレなければならない。メインフレーム・コンピュータ
及びミニコンピユータにおける動作をスピード・アップ
するために最初に導入された多くの機構が、今では、マ
イクロコンピュータ・システムに利用されている。例え
ばキャッシュ・メモリ・サブシステム及びバイブライン
式の動作がその例である。
ピュータ・システムと同様に、動作速度は重要な評価基
準であり、これは多くの場合、システムの価格とパラン
スレなければならない。メインフレーム・コンピュータ
及びミニコンピユータにおける動作をスピード・アップ
するために最初に導入された多くの機構が、今では、マ
イクロコンピュータ・システムに利用されている。例え
ばキャッシュ・メモリ・サブシステム及びバイブライン
式の動作がその例である。
キャッシュ・メモリ・サブシステムの使用は、マルチ・
バス・コンピュータ・アーキテクチャを生じた。より具
体的には、キャッシュ・メモリ・サブシステムを有する
マイクロプロセッサにおいて、便宜上ＣＰＵローカル・
バスとＤ！ぶ第１のバスが、マイクロプロセッサ（例え
ば８０３８６ ）、キャッシュ制御部（８２３８５キヤ
ツシユ制御装置を含み得る）及びキャッシュ・メモリと
して働くランダム・アクセス・メモリを接続する。ＣＰ
Ｕローカル・バスは、便宜上システム・バスと呼ぶ第２
のバスに、バッファを介して相互接続され得る。主記憶
、入出力機器、ＲＯＭ等の他の構成要素は（直接又は間
接に）システム・バスに接続できる。
バス・コンピュータ・アーキテクチャを生じた。より具
体的には、キャッシュ・メモリ・サブシステムを有する
マイクロプロセッサにおいて、便宜上ＣＰＵローカル・
バスとＤ！ぶ第１のバスが、マイクロプロセッサ（例え
ば８０３８６ ）、キャッシュ制御部（８２３８５キヤ
ツシユ制御装置を含み得る）及びキャッシュ・メモリと
して働くランダム・アクセス・メモリを接続する。ＣＰ
Ｕローカル・バスは、便宜上システム・バスと呼ぶ第２
のバスに、バッファを介して相互接続され得る。主記憶
、入出力機器、ＲＯＭ等の他の構成要素は（直接又は間
接に）システム・バスに接続できる。
キャッシュ・サブシステムを使用する主な理由は、必要
な情報がキャッシュ・メモリ・サブシステムに記憶され
ていればプロセッサがそこがら読取を行なうことを可能
にすることによって、メモリ動作を高速化することであ
る。キャッシュ・メモリ・サブシステムは通常、主記憶
を上回る高速性を有する。メモリ・アクセスがキャッシ
ュ・サブシステムに限定できる限り、プロセッサはシス
テム・バスに対するアクセスを必要としない。従って、
例えば入出力動作、ＤＭＡ等の他の動作でシステム・バ
スを使用するためにシステム・バスが大幅に解放される
。これはキャッシュ・メモリ・サブシステムを有するマ
イクロコンピュータ・システムの別の利点である。
な情報がキャッシュ・メモリ・サブシステムに記憶され
ていればプロセッサがそこがら読取を行なうことを可能
にすることによって、メモリ動作を高速化することであ
る。キャッシュ・メモリ・サブシステムは通常、主記憶
を上回る高速性を有する。メモリ・アクセスがキャッシ
ュ・サブシステムに限定できる限り、プロセッサはシス
テム・バスに対するアクセスを必要としない。従って、
例えば入出力動作、ＤＭＡ等の他の動作でシステム・バ
スを使用するためにシステム・バスが大幅に解放される
。これはキャッシュ・メモリ・サブシステムを有するマ
イクロコンピュータ・システムの別の利点である。
実行されなければならない種々の動作の順序制御（ｓｅ
ｑｕｅｎｃｉｎｇ ）を正しく維持するために、動作は
、クロック状態（ｃｌｏｃｋ ５ｔａｔｅ ）と呼ばれ
る時間の単位に分割される。例えば８０３８６プロセッ
サと８２３８５キヤツシユ制御装置を用いたマイクロコ
ンピュータ・システムにおいて、最も速いメモリ動作は
２クロツク・サイクルを必要とし、各クロック・サイク
ルは２つのクロック状態から成る。２クロツク・サイク
ルよりも多くの時間を必要とする他の動作は、その動作
に必要なりロック・サイクルの数と最小限のクロック・
サイクル（これはゼロ待機（ウェイト）状態ども呼ばれ
る）との間の差に等しい数の待機状態を有するものとさ
れる。
ｑｕｅｎｃｉｎｇ ）を正しく維持するために、動作は
、クロック状態（ｃｌｏｃｋ ５ｔａｔｅ ）と呼ばれ
る時間の単位に分割される。例えば８０３８６プロセッ
サと８２３８５キヤツシユ制御装置を用いたマイクロコ
ンピュータ・システムにおいて、最も速いメモリ動作は
２クロツク・サイクルを必要とし、各クロック・サイク
ルは２つのクロック状態から成る。２クロツク・サイク
ルよりも多くの時間を必要とする他の動作は、その動作
に必要なりロック・サイクルの数と最小限のクロック・
サイクル（これはゼロ待機（ウェイト）状態ども呼ばれ
る）との間の差に等しい数の待機状態を有するものとさ
れる。
動作のスピードが重要な基準なので、可能な限り、動作
は１以上の待機状態動性ではなくゼロ待機状態動作に適
合できる事を保証する事が有利である。
は１以上の待機状態動性ではなくゼロ待機状態動作に適
合できる事を保証する事が有利である。
キャッシュ・アクセスは、ゼロ待機状態動作である１つ
のタイプの動作である。
のタイプの動作である。
できるだけ多くのメモリ・アクセスがキャッシュ・サブ
システムにより処理されることが望ましいが、もちろん
時々、主記憶にアクセスする必要がある。キャッシュ・
サブシステムを動作させる時に使われる１つの原理は、
読取ミス即ち必要な情報がキャッシュ・サブシステム中
に見い出されないような読を動作の時に、主記憶から読
取られた情報が即座にキャッシュ・サブシステムに書込
まれることである。この原理を用いることにより、読取
られた情報はその後キャッシュ・サブシステムにおいて
利用可能になる（重ね書きされなければ）ので、同じ情
報に対するその後のアクセスは主記憶へのアクセスを必
要としない。
システムにより処理されることが望ましいが、もちろん
時々、主記憶にアクセスする必要がある。キャッシュ・
サブシステムを動作させる時に使われる１つの原理は、
読取ミス即ち必要な情報がキャッシュ・サブシステム中
に見い出されないような読を動作の時に、主記憶から読
取られた情報が即座にキャッシュ・サブシステムに書込
まれることである。この原理を用いることにより、読取
られた情報はその後キャッシュ・サブシステムにおいて
利用可能になる（重ね書きされなければ）ので、同じ情
報に対するその後のアクセスは主記憶へのアクセスを必
要としない。
例えば読取の場合、２つの動作が必要である。
（１）主記憶にアクセスして必要な情報を読取り、それ
をプロセッサに利用可能にする。（２）主記憶からちょ
うど読み取られた情報をキャッシュ・サブシステムに書
込む。
をプロセッサに利用可能にする。（２）主記憶からちょ
うど読み取られた情報をキャッシュ・サブシステムに書
込む。
読取ミスの条件下において、主記憶からアクセスされる
べき情報は、プロセッサに利用可能になる前にキャッシ
ュ・サブシステムに書き込まれなければならないという
のが、８２３８５の仕様の特色である。チップ製造業者
はこの条件を認識し、２つの選択すべき手段を提案して
いる。即ち充分に高速の主記憶を選択することにより固
定された待機状態動作に必要な時間内にテークがアクセ
スされ８２３８５に利用可能にできるか、又は必要に応
じて付加的な待機状態を付は加えることにより通常必要
とされるよりもサイクルの長さを増加させる事である。
べき情報は、プロセッサに利用可能になる前にキャッシ
ュ・サブシステムに書き込まれなければならないという
のが、８２３８５の仕様の特色である。チップ製造業者
はこの条件を認識し、２つの選択すべき手段を提案して
いる。即ち充分に高速の主記憶を選択することにより固
定された待機状態動作に必要な時間内にテークがアクセ
スされ８２３８５に利用可能にできるか、又は必要に応
じて付加的な待機状態を付は加えることにより通常必要
とされるよりもサイクルの長さを増加させる事である。
いずれの手段も実用的であるが、第１のものは、８２３
８５のタイミング仕様を満足する必要のある高速のメモ
リは高価なのでシステムのコストに影響を与える。また
第２のものは１以上の待機状態を課することにより読取
ミス動作に遅延を導入する。
８５のタイミング仕様を満足する必要のある高速のメモ
リは高価なのでシステムのコストに影響を与える。また
第２のものは１以上の待機状態を課することにより読取
ミス動作に遅延を導入する。
Ｃ０発明が解決しようとする課題
従って本発明の目的は、読取ミス動作に関して待機状態
パラメータに影響を与えずに低速のメモリ構成要素に対
するシステムの許容性を改善するように、この選択の必
要性をなくすことである。
パラメータに影響を与えずに低速のメモリ構成要素に対
するシステムの許容性を改善するように、この選択の必
要性をなくすことである。
０３課題を解決するための手段
本発明は、読取ミス条件の事象においてキャッシュ書込
エネーブル信号を選択的に遅延させるための論理回路を
設けることによって本発明の目的を満足する。
エネーブル信号を選択的に遅延させるための論理回路を
設けることによって本発明の目的を満足する。
より具体的には、この論理回路は読取ミス条件を検出す
るための手段を含む。読取ミスは、システム・バス読取
（Ｂ ｔＪ Ｓ ＲＤ ）信号が活性で且つキャッシュ
書込エネーブル（ＣＷＥ）信号も活性の時に示される。
るための手段を含む。読取ミスは、システム・バス読取
（Ｂ ｔＪ Ｓ ＲＤ ）信号が活性で且つキャッシュ
書込エネーブル（ＣＷＥ）信号も活性の時に示される。
論理回路はさらに、８２３８５によるキャッシュ書込エ
ネーブル（ＣＷＥ）出力に応答して、読取ミス動作が検
出された場合に、活性のキャッシュ書込エネーブル信号
を遅延させる手段を含む。
ネーブル（ＣＷＥ）出力に応答して、読取ミス動作が検
出された場合に、活性のキャッシュ書込エネーブル信号
を遅延させる手段を含む。
以下説明する本発明の特定の実施例において、キャッシ
ュ・メモリ・サブシステムは、２セツト・アソシアティ
ブ方式のキャッシュ・メモリであり、２つのメモリ・バ
ンクを含んでいる。８２３８５は、メモリ・バンクの各
々に関して特定のキャッシュ書込エネーブル信号を利用
可能にする。また８２３８５は、キャッシュ・アドレス
・ラッチ・エネーブル信号（ＣＡＬＥＮ）及びチップ選
択信号（Ｃ５Ｏ，Ｃ５Ｉ、ＣＳ２及びＣ５３）を生成す
る。
ュ・メモリ・サブシステムは、２セツト・アソシアティ
ブ方式のキャッシュ・メモリであり、２つのメモリ・バ
ンクを含んでいる。８２３８５は、メモリ・バンクの各
々に関して特定のキャッシュ書込エネーブル信号を利用
可能にする。また８２３８５は、キャッシュ・アドレス
・ラッチ・エネーブル信号（ＣＡＬＥＮ）及びチップ選
択信号（Ｃ５Ｏ，Ｃ５Ｉ、ＣＳ２及びＣ５３）を生成す
る。
本発明による論理回路は、キャッシュ書込エネーブル信
号、即ち両方のメモリ・バンクＡ及びＢに関するキャッ
シュ書込エネーブル信号に基づき動作する。読取ミス動
作が検出されると、（Ａバンク又はＢバンクのいずれか
に宛てられた）キャッシュ書込エネーブル信号の活性な
ものにより２つの（キャッシュ書込エネーブル）ゲート
の１つが部分的にエネーブルされる。論理回路は、活性
のＢＵＳＲＤ信号を検出し、またエネーブルされる（バ
ンクＡ又はバンクＢに関する）特定の信号に関して、キ
ャッシュ書込エネーブル信号にも応答する。論理回路は
キャッシュ書込エネーブル信号の活性な方を遅延させ、
選択された遅延を与えた後に、書込まれようとしている
キャッシュのバンクに専用のゲートの適当なものを完全
にエネーブルする。
号、即ち両方のメモリ・バンクＡ及びＢに関するキャッ
シュ書込エネーブル信号に基づき動作する。読取ミス動
作が検出されると、（Ａバンク又はＢバンクのいずれか
に宛てられた）キャッシュ書込エネーブル信号の活性な
ものにより２つの（キャッシュ書込エネーブル）ゲート
の１つが部分的にエネーブルされる。論理回路は、活性
のＢＵＳＲＤ信号を検出し、またエネーブルされる（バ
ンクＡ又はバンクＢに関する）特定の信号に関して、キ
ャッシュ書込エネーブル信号にも応答する。論理回路は
キャッシュ書込エネーブル信号の活性な方を遅延させ、
選択された遅延を与えた後に、書込まれようとしている
キャッシュのバンクに専用のゲートの適当なものを完全
にエネーブルする。
さらに本発明の論理回路は、各々ＣＡＬＥＮ、Ｃ５０１
Ｃ８１、Ｃ５２、及びＣ５３信号毎に１個の、バッファ
を含む。これらの信号はバッファの１つを経由してキャ
ッシュ・サブシステムに結合される。
Ｃ８１、Ｃ５２、及びＣ５３信号毎に１個の、バッファ
を含む。これらの信号はバッファの１つを経由してキャ
ッシュ・サブシステムに結合される。
例えば読取ミス動作の場合、適当な書込エネーブル信号
が遅延される。バッファは、ＣＡ Ｌ ＥＮ、Ｃ５０１
Ｃ５Ｉ、Ｃ８２、及びＣ５３信号に関してキャッシュ書
込エネーブル・ゲートにより加えられる遅延に対応する
等価なゲート遅延を提供する。
が遅延される。バッファは、ＣＡ Ｌ ＥＮ、Ｃ５０１
Ｃ５Ｉ、Ｃ８２、及びＣ５３信号に関してキャッシュ書
込エネーブル・ゲートにより加えられる遅延に対応する
等価なゲート遅延を提供する。
（例えば読取ミス条件に付随しないキャッシュ書込を行
なうため）キャッシュ書込エネーブル信号が活性になる
場合、論理回路は当然、読取ミス条件を検出しないので
、キャッシュ書込エネーブ＝１８− ル信号に対して論理回路により遅延が加えられることは
ない。しかしながら、関連のゲートはこの信号に対して
ゲート遅延を与え、バッファは関連のＣＡ１．、ＥＮ、
Ｃ３Ｏ１Ｃ５Ｉ、Ｃ５２及びＣ８３信号に対してほぼ等
価な遅延を加える。
なうため）キャッシュ書込エネーブル信号が活性になる
場合、論理回路は当然、読取ミス条件を検出しないので
、キャッシュ書込エネーブ＝１８− ル信号に対して論理回路により遅延が加えられることは
ない。しかしながら、関連のゲートはこの信号に対して
ゲート遅延を与え、バッファは関連のＣＡ１．、ＥＮ、
Ｃ３Ｏ１Ｃ５Ｉ、Ｃ５２及びＣ８３信号に対してほぼ等
価な遅延を加える。
例えば、本発明の１つの態様は、読取ミスに続きキャッ
シュ書込信号を選択的に遅延させる改良された８０３８
６／８２３８５キヤツシユ・マルチパス・マイクロコン
ピュータ・システムを提供する。これは読取ミス動作に
関する待機状態パラメータに＃Ｗを与えずに低速のメモ
リ構成要素に対するシステムの許容度を改善する。この
マイクロコンピュータ・システムは下記のものより成る
。
シュ書込信号を選択的に遅延させる改良された８０３８
６／８２３８５キヤツシユ・マルチパス・マイクロコン
ピュータ・システムを提供する。これは読取ミス動作に
関する待機状態パラメータに＃Ｗを与えずに低速のメモ
リ構成要素に対するシステムの許容度を改善する。この
マイクロコンピュータ・システムは下記のものより成る
。
８２３８５キヤツシユ制御装置、キャッシュ・メモリ、
及び上記キャッシュ制御装置と上記キャッシュ・メモリ
を８０３８６プロセッサに接続するローカル・バスを含
むキャッシュ・サブシステム、並びに 読取ミスにより生じるキャッシュ書込条件に応答して、
キャッシュ書込エネーフ′ル信号を選択的に遅延させる
遅延論理装置。この遅延論理装置は、下記の（ａ）及び
（ｂ）より成る。
及び上記キャッシュ制御装置と上記キャッシュ・メモリ
を８０３８６プロセッサに接続するローカル・バスを含
むキャッシュ・サブシステム、並びに 読取ミスにより生じるキャッシュ書込条件に応答して、
キャッシュ書込エネーフ′ル信号を選択的に遅延させる
遅延論理装置。この遅延論理装置は、下記の（ａ）及び
（ｂ）より成る。
（ａ）８２３８５からの書込エネーブル信号に結合され
た入力を持ち、活性のバス読取信号に応答して、遅延さ
れた書込エネーブルな書込エネーブル端子に発生するプ
ログラマブル・アレイ論理。
た入力を持ち、活性のバス読取信号に応答して、遅延さ
れた書込エネーブルな書込エネーブル端子に発生するプ
ログラマブル・アレイ論理。
（ｂ）第１の入力が上記８２３８５キヤツシユ制御装置
からの書込エネーブル信号に応答し、第２の入力が上記
書込エネーブル端子に結合され、出力が上記キャッシュ
・メモリの書込エネーブル入力に結合された第１のるん
リゲート。
からの書込エネーブル信号に応答し、第２の入力が上記
書込エネーブル端子に結合され、出力が上記キャッシュ
・メモリの書込エネーブル入力に結合された第１のるん
リゲート。
Ｅ、実施例
第２図は、本発明が適用できる代表的なマイクロコンピ
ュータ・システムを示す。図のように、マイクロコンピ
ュータ・システム１０は、相互接続されたいくつかの構
成要素を含んでいる。具体的には、システム・ユニット
３０は（通常のビデオ表示装置等の）モニタ２０に接続
され、それを駆動する。システｌ＼・ユニット３０はキ
ーボード４０やマウス５０などの入力装置にも接続され
ている。印刷装置６０などの出力装置もシステム・ユニ
ット３０に接続することができる。最後に、システム・
ユニット３０は、ディスク駆動装置７０など１つまたは
複数のディスク駆動装置を含んでいる。以下で説明する
ように、システム・ユニット３０はキーボード４０やマ
ウス５０などの入力装置及びディスク駆動装置７０など
の入出力装置に応答して、モニタ２０や印刷装置６０な
どの出力装置を駆動するための信号を供給する。もちろ
ん、当業者なら知っているように、他の通常の構成要素
も対話できる形でシステム・ユニット３０に接続できる
。本発明によれば、マイクロコンピュータ・システム１
０は、（以下で具体的に説明するように）キャッシュ・
メモリ・サブシステムを含んでおり、プロセッサ、キャ
ッシュ制御装置及びキャッシュ・メモリを相互接続する
ＣＰＵローカル・バスがあり、ＣＰＵローカル・バスは
バッファを介してシステム・バスに接続されている。シ
ステム・バスは、キーボード４０、マウス５０、ディス
ク駆動装置７０、モニタ２０、印刷装置６０などの入出
力装置に接続され、それらと対話する。さらに、本発明
によれば、システム・ユニット３０は、システム・バス
と他の入出力装置の間を相互接続するためのマイクロ・
チャネル（ＴＭ）アーキテクチャにより構成された第３
のバスも含むことができる。
ュータ・システムを示す。図のように、マイクロコンピ
ュータ・システム１０は、相互接続されたいくつかの構
成要素を含んでいる。具体的には、システム・ユニット
３０は（通常のビデオ表示装置等の）モニタ２０に接続
され、それを駆動する。システｌ＼・ユニット３０はキ
ーボード４０やマウス５０などの入力装置にも接続され
ている。印刷装置６０などの出力装置もシステム・ユニ
ット３０に接続することができる。最後に、システム・
ユニット３０は、ディスク駆動装置７０など１つまたは
複数のディスク駆動装置を含んでいる。以下で説明する
ように、システム・ユニット３０はキーボード４０やマ
ウス５０などの入力装置及びディスク駆動装置７０など
の入出力装置に応答して、モニタ２０や印刷装置６０な
どの出力装置を駆動するための信号を供給する。もちろ
ん、当業者なら知っているように、他の通常の構成要素
も対話できる形でシステム・ユニット３０に接続できる
。本発明によれば、マイクロコンピュータ・システム１
０は、（以下で具体的に説明するように）キャッシュ・
メモリ・サブシステムを含んでおり、プロセッサ、キャ
ッシュ制御装置及びキャッシュ・メモリを相互接続する
ＣＰＵローカル・バスがあり、ＣＰＵローカル・バスは
バッファを介してシステム・バスに接続されている。シ
ステム・バスは、キーボード４０、マウス５０、ディス
ク駆動装置７０、モニタ２０、印刷装置６０などの入出
力装置に接続され、それらと対話する。さらに、本発明
によれば、システム・ユニット３０は、システム・バス
と他の入出力装置の間を相互接続するためのマイクロ・
チャネル（ＴＭ）アーキテクチャにより構成された第３
のバスも含むことができる。
第８図は、本発明による代表的なマイクロコンピュータ
・システムの様々な構成要素を示す概略的構成図である
。ＣＰＵローカル・バス２３０（データ線、アドレス線
及び制御線を含む）は、（８０３８６などの）マイクロ
プロセッサ２２５、（８２３８５キヤツシユ制御装置を
含む）キャッシュ制御装置２６０及びランダム・アクセ
ス・キャッシュ・メモリ２５５の接続を行なう。ＣＰＵ
ローカル・バス２３０にはバッファ２４０も接続されて
いる。バッファ２４０はそれ自体システム・バス２５０
に接続され、システム・バス２５０はやはリアドレス線
、データ線及び制御線を含んでいる。システム・バス２
５０は、バッファ２４０と他のバッファ２５３の間にあ
る。システム・バス２５０は、バス制御／タイミング要
素２６５及びＤＭＡ制御装置３２５にも接続されている
。アービトレーション制御バス５００はバス制御／タイ
ミング要素２６５と中央アービトレーション機構８３５
を接続する。主記憶装置８５０も、システム・バス２５
０に接続されている。主記憶装置は、メモリ制御要素３
５１、アドレス・マルチプレクサ３５２及びデータ・バ
ッファ３５３を含んでいる。これらの要素は、第１図に
示すようにメモリ要素３６１ないし３６４と相互接続さ
れている。
・システムの様々な構成要素を示す概略的構成図である
。ＣＰＵローカル・バス２３０（データ線、アドレス線
及び制御線を含む）は、（８０３８６などの）マイクロ
プロセッサ２２５、（８２３８５キヤツシユ制御装置を
含む）キャッシュ制御装置２６０及びランダム・アクセ
ス・キャッシュ・メモリ２５５の接続を行なう。ＣＰＵ
ローカル・バス２３０にはバッファ２４０も接続されて
いる。バッファ２４０はそれ自体システム・バス２５０
に接続され、システム・バス２５０はやはリアドレス線
、データ線及び制御線を含んでいる。システム・バス２
５０は、バッファ２４０と他のバッファ２５３の間にあ
る。システム・バス２５０は、バス制御／タイミング要
素２６５及びＤＭＡ制御装置３２５にも接続されている
。アービトレーション制御バス５００はバス制御／タイ
ミング要素２６５と中央アービトレーション機構８３５
を接続する。主記憶装置８５０も、システム・バス２５
０に接続されている。主記憶装置は、メモリ制御要素３
５１、アドレス・マルチプレクサ３５２及びデータ・バ
ッファ３５３を含んでいる。これらの要素は、第１図に
示すようにメモリ要素３６１ないし３６４と相互接続さ
れている。
別のバッファ２６７が、システム・バス２５０とプレー
ナー・バス２７０の間に接続されている。
ナー・バス２７０の間に接続されている。
プレーナー・バス２７０は、アドレス線、データ線及び
制御線を含んでいる。プレーナー・バス２７０に沿って
（モニタ２０を駆動するのに使用される）表示アダプタ
２７５、クロック２８０、追加のランダム・アクセス・
メモリ２８５、（直列入出力動作に使用される）Ｒ５２
３２アダプタ２９０、（印刷装置６０を駆動するのに使
用できる）印刷装置アダプタ２９５、タイマ８００、（
ディスク駆動装置７０と協働する）ディスケット・アダ
プタ３０５、割込み制御装置３１０、読取り専用メモリ
３１５など、様々な人出力アダプタやその他の構成要素
が接続されている。バッファ２５３は、マイクロ・チャ
ンネル（ＴＭ）ソケットで代表されるマイクロ・チャン
ネル（ＴＭ）バス３２０などオプション機構バスとシス
テム・バス２５０の間のインターフェースをもたらす。
制御線を含んでいる。プレーナー・バス２７０に沿って
（モニタ２０を駆動するのに使用される）表示アダプタ
２７５、クロック２８０、追加のランダム・アクセス・
メモリ２８５、（直列入出力動作に使用される）Ｒ５２
３２アダプタ２９０、（印刷装置６０を駆動するのに使
用できる）印刷装置アダプタ２９５、タイマ８００、（
ディスク駆動装置７０と協働する）ディスケット・アダ
プタ３０５、割込み制御装置３１０、読取り専用メモリ
３１５など、様々な人出力アダプタやその他の構成要素
が接続されている。バッファ２５３は、マイクロ・チャ
ンネル（ＴＭ）ソケットで代表されるマイクロ・チャン
ネル（ＴＭ）バス３２０などオプション機構バスとシス
テム・バス２５０の間のインターフェースをもたらす。
メモリ３３１などの装置をバス３２０に接続することが
できる。
できる。
キャッシュ書込のためのデータはメモリ３５０から導き
出されるが、そのようなデータは例えばマイクロチャネ
ル・バストに実装されたメモリ等の他のメモリから導き
出されてもよい。
出されるが、そのようなデータは例えばマイクロチャネ
ル・バストに実装されたメモリ等の他のメモリから導き
出されてもよい。
従来の８０３８６／８２３８５マイクロコンピユータ・
システムにおいて、メモリ動作、特に読取ミスに引き続
く動作に関連して、ユーザーは２つの魅力的でない選択
肢のうち１つを選択しなければならなかった。
システムにおいて、メモリ動作、特に読取ミスに引き続
く動作に関連して、ユーザーは２つの魅力的でない選択
肢のうち１つを選択しなければならなかった。
そのようなシステムにおいて、読取サイクル中に、マイ
クロプロセッサ２２５はＣＰＵローカル・バス２３０の
アドレス部分にアドレスを出力する。
クロプロセッサ２２５はＣＰＵローカル・バス２３０の
アドレス部分にアドレスを出力する。
キャッシュ制御装置２６０はアドレスに応答して、必要
な情報がキャッシュ・メモリ２５５に含まれているか否
かを決定する。情報がキャッシュ・メモリ２５５中に見
い出される場合、キャッシュ・メモリはＣＰＵローカル
・バスのデータ部分にデータを出力し、それはマイクロ
プロセッサ２２５に利用可能になる。必要な情報がキャ
ッシュ・メモリ２５５中に存在しない場合、キャッシュ
制御装置２６０は、アドレスがＣＰＵローカル・バス２
３０からシステム・バス２５０に伝達されるようにバッ
ファ２４０をエネーブルする。必要なアドレスがシステ
ム・バス２５０に到達すると、それはメモリ８５０に利
用可能になり、メモリ３５０の特性により要求される期
間の後に、アドレスされたデータがシステム・バス２５
０のデータ部分に現れる。データはバッファ２４０を経
由して結合され、そこでキャッシュ・メモリ２５５及び
マイクロプロセッサ２２５の両者に利用可能になる。
な情報がキャッシュ・メモリ２５５に含まれているか否
かを決定する。情報がキャッシュ・メモリ２５５中に見
い出される場合、キャッシュ・メモリはＣＰＵローカル
・バスのデータ部分にデータを出力し、それはマイクロ
プロセッサ２２５に利用可能になる。必要な情報がキャ
ッシュ・メモリ２５５中に存在しない場合、キャッシュ
制御装置２６０は、アドレスがＣＰＵローカル・バス２
３０からシステム・バス２５０に伝達されるようにバッ
ファ２４０をエネーブルする。必要なアドレスがシステ
ム・バス２５０に到達すると、それはメモリ８５０に利
用可能になり、メモリ３５０の特性により要求される期
間の後に、アドレスされたデータがシステム・バス２５
０のデータ部分に現れる。データはバッファ２４０を経
由して結合され、そこでキャッシュ・メモリ２５５及び
マイクロプロセッサ２２５の両者に利用可能になる。
＝２４−
情報はキャッシュ・メモリ２５５においてそこに書込ま
れるために使用されるので、同じ情報が必要な場合に、
メモリ３５０に対するさらに別のアクセスは不要である
。同様の動作は、プレーナー・バス２７０又はオプショ
ン機構バス上のメモリについても起き得る。オプション
機構バスの場合、アドレス情報はバッファ２５３を経由
してオプション機構バス上のメモリに結合される。その
ようなメモリからのデータは、バッファ２５３、システ
ム・バス２５０オヨビバツフア２４０を経由してＣＰ
［、Ｊローカル・バス２３０に結合される。
れるために使用されるので、同じ情報が必要な場合に、
メモリ３５０に対するさらに別のアクセスは不要である
。同様の動作は、プレーナー・バス２７０又はオプショ
ン機構バス上のメモリについても起き得る。オプション
機構バスの場合、アドレス情報はバッファ２５３を経由
してオプション機構バス上のメモリに結合される。その
ようなメモリからのデータは、バッファ２５３、システ
ム・バス２５０オヨビバツフア２４０を経由してＣＰ
［、Ｊローカル・バス２３０に結合される。
しかしながら、前述したように、８２３８５の特性は、
読取ミスの結果として抽出された情報が、プロセッサ２
２５により必要とされる前に、キャッシュ・メモリ２５
５に書込むためにＣＰＵローカル・バスに利用可能にな
ることを要求する。言い換えると、８２３８５によりメ
モリ３５０又は他のメモリに対して課せられるタイミン
グ要求は、８０３８６により課されるタイミング要求よ
りも厳格である。ｓ ２３ｓ ５の製造業者は、従って
、ユーザーが、（１）特定の待機状Ｍｅ有する８２３８
５．のタイミング要求に充分適合できる位に高速である
ように、主記憶３５０又は他のメモリ中の（素子３６１
〜３６４等の）メモリ素子を選択するか、又は（２）読
取ミスにより開始された２重動作が付加的な待機状態を
占める事を保証するかのいずれかを行なうことができる
と提案している。
読取ミスの結果として抽出された情報が、プロセッサ２
２５により必要とされる前に、キャッシュ・メモリ２５
５に書込むためにＣＰＵローカル・バスに利用可能にな
ることを要求する。言い換えると、８２３８５によりメ
モリ３５０又は他のメモリに対して課せられるタイミン
グ要求は、８０３８６により課されるタイミング要求よ
りも厳格である。ｓ ２３ｓ ５の製造業者は、従って
、ユーザーが、（１）特定の待機状Ｍｅ有する８２３８
５．のタイミング要求に充分適合できる位に高速である
ように、主記憶３５０又は他のメモリ中の（素子３６１
〜３６４等の）メモリ素子を選択するか、又は（２）読
取ミスにより開始された２重動作が付加的な待機状態を
占める事を保証するかのいずれかを行なうことができる
と提案している。
後述するように、本発明は、８２３８５により課せられ
る厳格なタイミング要求を実質的になくし、主記憶３５
０又は他のメモリに対して課せられるタイミング要求を
８０３８６によるものよりも厳格でないようにすること
により、２者の望ましくない選択肢の１つを選択する必
要性をなくしたいる。
る厳格なタイミング要求を実質的になくし、主記憶３５
０又は他のメモリに対して課せられるタイミング要求を
８０３８６によるものよりも厳格でないようにすること
により、２者の望ましくない選択肢の１つを選択する必
要性をなくしたいる。
本発明を実施するために、キャッシュ制御部２６０には
第１図に示すように８２３８５チツプ以外にいくつかの
論理要素が付加えられる。
第１図に示すように８２３８５チツプ以外にいくつかの
論理要素が付加えられる。
第１図は、ブロック図の形で、キャッシュ制御部２６０
及びキャッシュ・メモリ２５５の詳細な構成要素を示し
ている。より具体的には、キャッシュ・メモリ２５５は
ＣＰＵローカル・バス２３０のデータ部に、及びラッチ
２５５ Ｌを経由してＣＰＵローカル・バス２３０のア
ドレス部に結合される。
及びキャッシュ・メモリ２５５の詳細な構成要素を示し
ている。より具体的には、キャッシュ・メモリ２５５は
ＣＰＵローカル・バス２３０のデータ部に、及びラッチ
２５５ Ｌを経由してＣＰＵローカル・バス２３０のア
ドレス部に結合される。
キャッシュ制御部２６０は８２３８５キヤツシユ制御装
置及び論理要素２６１を含んでいる。第１図は、キャッ
シュ書込動作に関係のある８２３８５の出力信号を示し
ている。それらは、キャッシュ・ラッチ・エネーブル（
ＣＡＬＨＮ）キャッシュ書込エネーブルＣＷＥＡ（バン
クＡ用）、ＣＷ ＥＢ （バンクＢ用）並びにチップ選
択信号Ｃ３Ｏ１Ｃ８１、Ｃ８２及びＣ８３を含んでいる
。
置及び論理要素２６１を含んでいる。第１図は、キャッ
シュ書込動作に関係のある８２３８５の出力信号を示し
ている。それらは、キャッシュ・ラッチ・エネーブル（
ＣＡＬＨＮ）キャッシュ書込エネーブルＣＷＥＡ（バン
クＡ用）、ＣＷ ＥＢ （バンクＢ用）並びにチップ選
択信号Ｃ３Ｏ１Ｃ８１、Ｃ８２及びＣ８３を含んでいる
。
第１図に示されているように、論理２６１は、入力して
、２つのクロック信号ＣＬＫ、ＣＬＫ２（前者は後者の
正確に半分の速度）、並びにＢｕｔＳＲＤ（システム・
バス読取を示す）、ＣＷ Ｅ Ａ、ＣＷＥＢを受は取る
。ＢＬＩＳＲＤはシステム・バス２５０上で起きる動作
に関して活性になる。
、２つのクロック信号ＣＬＫ、ＣＬＫ２（前者は後者の
正確に半分の速度）、並びにＢｕｔＳＲＤ（システム・
バス読取を示す）、ＣＷ Ｅ Ａ、ＣＷＥＢを受は取る
。ＢＬＩＳＲＤはシステム・バス２５０上で起きる動作
に関して活性になる。
（キャッシュ以外の）何らかのメモリの読取りが、シス
テム・バス２５０上で（少なくとも部分的に）起きる。
テム・バス２５０上で（少なくとも部分的に）起きる。
論理２６１はその入力信号に応答し、適当な環境の下で
ＤＣＷＥＡ（遅延キャッシュ書込エネーブルＡ）又はＤ
ＣＷＥＢ（遅延キャッシュ書込エネーブルＢ）を発生す
る。より具体的には、ＣＷＥＡが活性で且つＢＵＳＲＤ
が活性な（従って明白に読取ミスを示す）場合、適当な
時間にＤＣＷＥ Ａが発生する。同様に、活性なＣＷＥ
Ｂと活性なりＵＳＲＤが存在するとき、適当な時間にＤ
ＣＷＢＢが発生する。
ＤＣＷＥＡ（遅延キャッシュ書込エネーブルＡ）又はＤ
ＣＷＥＢ（遅延キャッシュ書込エネーブルＢ）を発生す
る。より具体的には、ＣＷＥＡが活性で且つＢＵＳＲＤ
が活性な（従って明白に読取ミスを示す）場合、適当な
時間にＤＣＷＥ Ａが発生する。同様に、活性なＣＷＥ
Ｂと活性なりＵＳＲＤが存在するとき、適当な時間にＤ
ＣＷＢＢが発生する。
論理２６１の出力するＤＣＷＥＡ及びＤＣＷＢＩ３は、
それぞれ開運の論理ゲート２６３Ａ又は２６３Ｂに入力
される。またこれらのゲートの各々は８２３８５の関連
出力から対応する入力を受は取る。即ちゲート２６３Ａ
は他入力がＣＷＥＡにより与えられ、同様にゲー）２６
３Ｂは他入力がＣＷＥＢにより与えられる。
それぞれ開運の論理ゲート２６３Ａ又は２６３Ｂに入力
される。またこれらのゲートの各々は８２３８５の関連
出力から対応する入力を受は取る。即ちゲート２６３Ａ
は他入力がＣＷＥＡにより与えられ、同様にゲー）２６
３Ｂは他入力がＣＷＥＢにより与えられる。
論理ゲート２６３Ａ及び２６３Ｂに加えて、キャッシュ
制御部２６０は、さらに、バッファ要素２６２Ａ〜２６
２Ｂにより成るバッファ２６２を＝２８− 含み、その各々に信号ＣＡＬＥＮ、Ｃ３Ｏ１ＣＳ１、Ｃ
５２及びＣ５３が対応する。第１図に示すように、バッ
ファ２６２の各要素は、（適当な電位に結合された１つ
の入力により）永久的に、部分的にエネーブルされた論
理ゲートである。バッファ要素への他の入力は、８２３
８５の対応出力から来る。バッファ要素２６２Ａの出力
はラッチ２５５ ［、、に制御入力として入力される。
制御部２６０は、さらに、バッファ要素２６２Ａ〜２６
２Ｂにより成るバッファ２６２を＝２８− 含み、その各々に信号ＣＡＬＥＮ、Ｃ３Ｏ１ＣＳ１、Ｃ
５２及びＣ５３が対応する。第１図に示すように、バッ
ファ２６２の各要素は、（適当な電位に結合された１つ
の入力により）永久的に、部分的にエネーブルされた論
理ゲートである。バッファ要素への他の入力は、８２３
８５の対応出力から来る。バッファ要素２６２Ａの出力
はラッチ２５５ ［、、に制御入力として入力される。
バッファ要素２６２Ｂ〜２６２Ｅの出力はキャッシュ・
メモリ２５５へＣ８Ｏ〜Ｃ８３として直接入力される。
メモリ２５５へＣ８Ｏ〜Ｃ８３として直接入力される。
第１図の構成部品の動作について説明する前に、第４図
を参照して適当なタイミングを説明する。
を参照して適当なタイミングを説明する。
第４図は３つのタイミング図を示す。その各々はシステ
ム・バスの動作が起きる時、即ちＢＵＳＲＤが活性にな
る時に開始する。８０３８６とラベルを付けたラインは
、読取ミスの開始後の時間Ｍ Ｔ １にメモリからのデ
ータ出力が有効になることを示している。時間ＭＴ１は
、８０３８６の要求によりメモリに課されるタイミング
許容値である。
ム・バスの動作が起きる時、即ちＢＵＳＲＤが活性にな
る時に開始する。８０３８６とラベルを付けたラインは
、読取ミスの開始後の時間Ｍ Ｔ １にメモリからのデ
ータ出力が有効になることを示している。時間ＭＴ１は
、８０３８６の要求によりメモリに課されるタイミング
許容値である。
８２３８５とラベル付けされた第４図のラインには、８
２３８５により課されるタイミング要求が示されている
。より具体的には、有効なデータが時間ＭＴ２までに、
即ち有効なデータガ８０３８６により要求される以前の
時にメモリから利用ｉ−＋Ｊ能でなければならないよう
に８２３８５がＣＷＥＡ及びＣＷＥＢを発生する。例え
ば第４図は８０３８６のより寛大なタイミング要求（Ｍ
Ｔｌ）と比へて８２３８５のより厳格なタイミング要求
（ＭＴ２）を示している。
２３８５により課されるタイミング要求が示されている
。より具体的には、有効なデータが時間ＭＴ２までに、
即ち有効なデータガ８０３８６により要求される以前の
時にメモリから利用ｉ−＋Ｊ能でなければならないよう
に８２３８５がＣＷＥＡ及びＣＷＥＢを発生する。例え
ば第４図は８０３８６のより寛大なタイミング要求（Ｍ
Ｔｌ）と比へて８２３８５のより厳格なタイミング要求
（ＭＴ２）を示している。
また第４図は論理２６１の効果を示す。より具体的には
、論理２６１のＤＣＷＥＡ及び／又はＤＣＷＥＢ出力は
８０３８６のより寛大なタイミング要求に従う。より具
体的には、ＤＣＥＷＡ及び／又はＤＣＷＥＢはＣＷＥＡ
及びＣＷＥＢと比べて第４図に示す「遅延」だけ遅延し
ている。例えば、この遅延により、８０３８６のより寛
大なタイミング要求が、読取ミス時に主記憶３５０に課
される唯一のタイミング要求である。これは、特定の数
の待機状態内に読取ミス時の処理を完了するために８２
３８５に関して要求されるであろうメモリ構成部品と比
べてより低順なメモリ構成部品を使うことを可能にする
。
、論理２６１のＤＣＷＥＡ及び／又はＤＣＷＥＢ出力は
８０３８６のより寛大なタイミング要求に従う。より具
体的には、ＤＣＥＷＡ及び／又はＤＣＷＥＢはＣＷＥＡ
及びＣＷＥＢと比べて第４図に示す「遅延」だけ遅延し
ている。例えば、この遅延により、８０３８６のより寛
大なタイミング要求が、読取ミス時に主記憶３５０に課
される唯一のタイミング要求である。これは、特定の数
の待機状態内に読取ミス時の処理を完了するために８２
３８５に関して要求されるであろうメモリ構成部品と比
べてより低順なメモリ構成部品を使うことを可能にする
。
論理２６１の内部構成部品は下記の論理式を実現する。
／ＤＣＷＩＥＡ ：＝ ／ＢＬＪＳＲＤ ＆ ／ＣＬ
Ｋ ＆ ／ＣＷＥＡ／ＤＣＷＥＢ ：＝ ／ＢＵＳＲ
Ｄ ＆ ／ＣＬＫ ＆ ／ＣＷ［３ここで演算子「＆」
は論理積、演算子「／」は否定を表わし、他の信号要素
は（ＢＵＲＤを別にして）既に定義済である。
Ｋ ＆ ／ＣＷＥＡ／ＤＣＷＥＢ ：＝ ／ＢＵＳＲ
Ｄ ＆ ／ＣＬＫ ＆ ／ＣＷ［３ここで演算子「＆」
は論理積、演算子「／」は否定を表わし、他の信号要素
は（ＢＵＲＤを別にして）既に定義済である。
第５Ａ図〜第５Ｃ図は第３図に示す要素の動作を説明す
るのに有用である。より具体的には、第５Ａ図は典型的
なＣＷＥ信号を示す。信号は２つの遷移を有し、第１の
ものは下方への遷移、第２のものは上方への遷移である
。キャッシュ２５５は、第５Ａ図に示されているように
ＣＷＥの上方遷移の時に書込み事象を行なうように構成
される。
るのに有用である。より具体的には、第５Ａ図は典型的
なＣＷＥ信号を示す。信号は２つの遷移を有し、第１の
ものは下方への遷移、第２のものは上方への遷移である
。キャッシュ２５５は、第５Ａ図に示されているように
ＣＷＥの上方遷移の時に書込み事象を行なうように構成
される。
第５Ｂ図は、読取ミス条件に関する典型的なＣＷＥ、Ｉ
）ＣＷＥ及びゲー）（２６３Ａ又は２６３Ｂのいずれか
）の出力を示す。第１のラインに示すように、ＣＷＥ信
号は８２３８５により生成される。読取ミス条件の下で
は、論理要素２６１はＣＷＥから適当な遅延量だけ遅延
したＤＣＷＥを発生する。第５Ｂ図の３番目のライン（
Ｇ Ａ ’ｒＥとラベル付け）は適当なゲート（２６３
Ａ又は２６３Ｂ）の出力を示す。より具体的にはゲート
２６８の出力は、下方遷移ＣＷＢの結果として生成され
る下方遷移を有する。ＣＷＥ信号が上方遷移を行なう時
、ＤＣＷＥからの低入力によりゲート出力は低レベルの
ままである。ゲートの出力が高レベルに遷移するのはＤ
ＣＷＥが高レベルに遷移する時だけなので、書込み事象
のタイミングは１）ＣＷＥの上方遷移により引き起こさ
れる。第５Ｂ図の３番目のラインに見られるように、Ｃ
ＷＥの上方遷移と比較して論理要素２６１により課され
る遅延だけ書込み事象が遅延される。
）ＣＷＥ及びゲー）（２６３Ａ又は２６３Ｂのいずれか
）の出力を示す。第１のラインに示すように、ＣＷＥ信
号は８２３８５により生成される。読取ミス条件の下で
は、論理要素２６１はＣＷＥから適当な遅延量だけ遅延
したＤＣＷＥを発生する。第５Ｂ図の３番目のライン（
Ｇ Ａ ’ｒＥとラベル付け）は適当なゲート（２６３
Ａ又は２６３Ｂ）の出力を示す。より具体的にはゲート
２６８の出力は、下方遷移ＣＷＢの結果として生成され
る下方遷移を有する。ＣＷＥ信号が上方遷移を行なう時
、ＤＣＷＥからの低入力によりゲート出力は低レベルの
ままである。ゲートの出力が高レベルに遷移するのはＤ
ＣＷＥが高レベルに遷移する時だけなので、書込み事象
のタイミングは１）ＣＷＥの上方遷移により引き起こさ
れる。第５Ｂ図の３番目のラインに見られるように、Ｃ
ＷＥの上方遷移と比較して論理要素２６１により課され
る遅延だけ書込み事象が遅延される。
第５Ｃ図は読取ミスにより引き起こされたもの以外のキ
ャッシュ書込み中の動作を示す。第５Ｃ図の第１のライ
ン（ＣＷＢとラベル付け）は８２３８５により生成され
たままのＣＷＥ信号を示す。
ャッシュ書込み中の動作を示す。第５Ｃ図の第１のライ
ン（ＣＷＢとラベル付け）は８２３８５により生成され
たままのＣＷＥ信号を示す。
第５Ｃ図は読取ミスにより引き起こされなかったキャッ
シュ書込みを説明しているので、ＤＣＷＥは全く遷移を
示さない（Ｂ （Ｊ Ｓ ＲＤは不活性のまま）。従っ
て、書込み事象が全く遅延しないようにゲー）（２６３
Ａ又は２６３Ｂ ）の出力はＣＷＥと同期している。
シュ書込みを説明しているので、ＤＣＷＥは全く遷移を
示さない（Ｂ （Ｊ Ｓ ＲＤは不活性のまま）。従っ
て、書込み事象が全く遅延しないようにゲー）（２６３
Ａ又は２６３Ｂ ）の出力はＣＷＥと同期している。
本発明の実施例において、遅延期間は２５ナノ秒程度で
あった。
あった。
これまで参照してきた論理方程式を以下に再録する。そ
の中で、記号は下記の意味を有する。
の中で、記号は下記の意味を有する。
星号
／
＆
十
定態
否定
論理項（等号）
組み合せ項（等号
論理積
論理和
＝３５−
／ＢＵＳＲＤ：＝ＢＵＳＲＤ ＆ ＢＵＳＣＹＣ３
８５＆ ／ＢＡＤＳ ＆ ／（ＢＷ／Ｒ） ＆
ＣＬＫ十ＢＵＳＲＤ ＆ ／Ｐ［ＰＥＣＹＣＬＥ３８
５ ＆ ／（ＢＷ／Ｒ） ＆ ＣＬＫ十／ＢｔＪＳＲＤ
＆ ＢＲＥＡＤＹ ＋ ／ＢＵＳＲＤ ＆ ／ＭｒＳＳ１十／ＢｔＪ
ＳＲＤ ＆ ／ＣＬＫ ／ＢＵＳＣＹＣ３８５：＝ＢＵＳＣＹＣ３８５＆ ／
ＢＡＤＳ ＆十ＢｔＪＳＣＹＣ３８５＆ ／ＰＩＰＥ
ＣＹＣ３８５＆ ＣＬＫ＋ ＢＬＩＳＣＹＣ３８５＆
／ＢＴ２ ＆ ＣＬＫ＋ ／ＢＵＳＣＹＣ３
８５＆ ＢＴえＥＡＤＹ十／ＢＵＳＣＹＣ３８５＆
／ＣＩ、ＫＬＫ ／ＰＩＰＥＣＹＣ３８５：＝ＰＩＰＥＣＹＣ３８５＆
／ＢＡＤＳ ＆ ／ＢｔＪＳＣＹＣ３８５＆ ＣＬ
Ｋ ＆ ／１３ＲＥＡＤＹ十ＰＩＰＥＣＹＣ３８５＆
／ＭＩＳＳＩ ＆ ＢＴ２ ＆ ／ＢｔＪＳＣＹＣ３
８５＆ ＣＬＫ ＆ ／ＢＲＥＡＤＹ十／ＰＩＰＥＣＹ
Ｃ３８５ ＆ ／ＣＬＫ 、′ＭＩＳＳ１：＝ＭＴＳＳ１ ＆ Ｂ［ＪＳＣＹ
Ｃ３８５＆ ＣＰＬＩＮＡ ＆ ／ＢＡＤＳ ＆ ／
（ＢＷ／Ｒ）＋ ＭＩＳＳＩ ＆ ／ＢＵＳＣＹＣ
３８５＆ ／ＢＡＤＳ ＆ ／（ＢＷ／Ｒ）＆ Ｃ
ＬＫ ＆ ＮＣＡ十、／ＭＩＳＳＩ ＆ ／ＣＬＫ 十／ＭＩＳＳＩ ＆ ＢＲＥＡＤＹ ＆ ＆ ＣＬＫ ＆ ／ＢＦＬＥＡＤＹ ＮＣＡ ／ＣＩ）ＬＩＮＡ：＝／ＭＩＳＳＩ ＆ ＣＬＫ
＆ ＣＰＵＮＡ ＆ ／ＮＡＣＡＣＨＥ＋ 、、
／ＭＩＳＳ１．＆ ＣＬＫ ＆ ＣＰＵＮＡ
＆ ／ＢＦｔＥＡＤＹ ＆ ／ＢＬＪＳＣＹＣ３８５
十 、／ＣＦ−）ＵＮＡ ＆ ／ＣＬＫ十／
ＣＰＬＪＮＡ ＆ 、／１ｖＬＩｓｓＩ ＆ ＣＬＫ＋
／ＣＰＬＩＮＡ ＆ ＣＩ、Ｋ ＆
ＢＲＥＡＤＹ＋ ／ＣＰｔＪＮＡ ＆
ＢＬＩＳＣＹＣ３８５＆ ＮＡＣＡＣＨＢ
＆ ＣＬＫく５） ／ＢＴ２＋＝１３ＵＳＣＹＣ３８５＆ ＰＩＰＥＣＹ
Ｃ３８５＆ ／ＢＡＤＳ ＆＋ ＢＵＳＣＹＣ３８
５＆ ／ＰＩＰＥＣＹＣ３８５＆ ＢＡＤＳ ＆
ＣＬＫ十ＭＩＳＳＩ ＆ ／１３ＵｓｃＹｃ３８５
＆ ／ＢＡＤＳ ＆ ／（ＢＷ／Ｒ）十／ＭＩＳＳｉ
＆ ／ＢＲＥＡＤＹ ＆ ／ＢｔＪＳＣＹＣ３８５＆
ＣＬＫ＋／ＢＴ２ ＆ ＢＲＥＡＤＹ ＆ ＮＡＣＡ
ＣＨＥ十／ＣＬＫ ＆ Ｂ”「２ ＣＬＫ ＆ Ｂｒ３ ＆ ＮＡＣＡＣＨＥ ＆ ＆ ＣＬＫ ＆ ＮＣＡ Ｂｒ２ ＆ ／ＢＲＥＡＤＹ 以上の論理方程式において、下記の信号が、前掲のイン
テル社の刊行物中に記載又は参照されている。
８５＆ ／ＢＡＤＳ ＆ ／（ＢＷ／Ｒ） ＆
ＣＬＫ十ＢＵＳＲＤ ＆ ／Ｐ［ＰＥＣＹＣＬＥ３８
５ ＆ ／（ＢＷ／Ｒ） ＆ ＣＬＫ十／ＢｔＪＳＲＤ
＆ ＢＲＥＡＤＹ ＋ ／ＢＵＳＲＤ ＆ ／ＭｒＳＳ１十／ＢｔＪ
ＳＲＤ ＆ ／ＣＬＫ ／ＢＵＳＣＹＣ３８５：＝ＢＵＳＣＹＣ３８５＆ ／
ＢＡＤＳ ＆十ＢｔＪＳＣＹＣ３８５＆ ／ＰＩＰＥ
ＣＹＣ３８５＆ ＣＬＫ＋ ＢＬＩＳＣＹＣ３８５＆
／ＢＴ２ ＆ ＣＬＫ＋ ／ＢＵＳＣＹＣ３
８５＆ ＢＴえＥＡＤＹ十／ＢＵＳＣＹＣ３８５＆
／ＣＩ、ＫＬＫ ／ＰＩＰＥＣＹＣ３８５：＝ＰＩＰＥＣＹＣ３８５＆
／ＢＡＤＳ ＆ ／ＢｔＪＳＣＹＣ３８５＆ ＣＬ
Ｋ ＆ ／１３ＲＥＡＤＹ十ＰＩＰＥＣＹＣ３８５＆
／ＭＩＳＳＩ ＆ ＢＴ２ ＆ ／ＢｔＪＳＣＹＣ３
８５＆ ＣＬＫ ＆ ／ＢＲＥＡＤＹ十／ＰＩＰＥＣＹ
Ｃ３８５ ＆ ／ＣＬＫ 、′ＭＩＳＳ１：＝ＭＴＳＳ１ ＆ Ｂ［ＪＳＣＹ
Ｃ３８５＆ ＣＰＬＩＮＡ ＆ ／ＢＡＤＳ ＆ ／
（ＢＷ／Ｒ）＋ ＭＩＳＳＩ ＆ ／ＢＵＳＣＹＣ
３８５＆ ／ＢＡＤＳ ＆ ／（ＢＷ／Ｒ）＆ Ｃ
ＬＫ ＆ ＮＣＡ十、／ＭＩＳＳＩ ＆ ／ＣＬＫ 十／ＭＩＳＳＩ ＆ ＢＲＥＡＤＹ ＆ ＆ ＣＬＫ ＆ ／ＢＦＬＥＡＤＹ ＮＣＡ ／ＣＩ）ＬＩＮＡ：＝／ＭＩＳＳＩ ＆ ＣＬＫ
＆ ＣＰＵＮＡ ＆ ／ＮＡＣＡＣＨＥ＋ 、、
／ＭＩＳＳ１．＆ ＣＬＫ ＆ ＣＰＵＮＡ
＆ ／ＢＦｔＥＡＤＹ ＆ ／ＢＬＪＳＣＹＣ３８５
十 、／ＣＦ−）ＵＮＡ ＆ ／ＣＬＫ十／
ＣＰＬＪＮＡ ＆ 、／１ｖＬＩｓｓＩ ＆ ＣＬＫ＋
／ＣＰＬＩＮＡ ＆ ＣＩ、Ｋ ＆
ＢＲＥＡＤＹ＋ ／ＣＰｔＪＮＡ ＆
ＢＬＩＳＣＹＣ３８５＆ ＮＡＣＡＣＨＢ
＆ ＣＬＫく５） ／ＢＴ２＋＝１３ＵＳＣＹＣ３８５＆ ＰＩＰＥＣＹ
Ｃ３８５＆ ／ＢＡＤＳ ＆＋ ＢＵＳＣＹＣ３８
５＆ ／ＰＩＰＥＣＹＣ３８５＆ ＢＡＤＳ ＆
ＣＬＫ十ＭＩＳＳＩ ＆ ／１３ＵｓｃＹｃ３８５
＆ ／ＢＡＤＳ ＆ ／（ＢＷ／Ｒ）十／ＭＩＳＳｉ
＆ ／ＢＲＥＡＤＹ ＆ ／ＢｔＪＳＣＹＣ３８５＆
ＣＬＫ＋／ＢＴ２ ＆ ＢＲＥＡＤＹ ＆ ＮＡＣＡ
ＣＨＥ十／ＣＬＫ ＆ Ｂ”「２ ＣＬＫ ＆ Ｂｒ３ ＆ ＮＡＣＡＣＨＥ ＆ ＆ ＣＬＫ ＆ ＮＣＡ Ｂｒ２ ＆ ／ＢＲＥＡＤＹ 以上の論理方程式において、下記の信号が、前掲のイン
テル社の刊行物中に記載又は参照されている。
ＢＡＤＳ
ＢＲＥＡＤＹ
（ＢＷ／Ｒ） 実際にはＢ Ｗ 、／ Ｒとして参
照されている。括弧は項全体が １つの信号であることを示す ために使われている。
照されている。括弧は項全体が １つの信号であることを示す ために使われている。
ＣＬＫ
ＢＡＤＳは、活性の時、システム・バス２５０−にの有
効なアドレスを示す。ＢＲＥＡＤＹはシステム・バス２
５０からＣＰＵローカル・バス２３０へのレディ信号で
ある。ＢＷ／Ｒはシステム・バス２５０の読取又は書込
を定める。ＣＬＫは、プロセッサ２２５と同相のプロセ
ッサ・クロック信号である。
効なアドレスを示す。ＢＲＥＡＤＹはシステム・バス２
５０からＣＰＵローカル・バス２３０へのレディ信号で
ある。ＢＷ／Ｒはシステム・バス２５０の読取又は書込
を定める。ＣＬＫは、プロセッサ２２５と同相のプロセ
ッサ・クロック信号である。
式（１）〜（６）は、
Ｂｒ２
ＢＵＳＣＹＣ３８５
ＵＳＲＤ
ＣＰＵＮＡ
ｌ５ＳＩ
ＰＩ ＰＥＣＹＣ３８５
を、定義済の信号、前掲のインテル社の刊行物に記載さ
れた信号、及びＮＣＡ及びＮＡＣＡＣＨＥにより定義し
ている。
れた信号、及びＮＣＡ及びＮＡＣＡＣＨＥにより定義し
ている。
Ｂｒ３はシステム・バス２５０の状態を反映する。状態
ＢＴ２は、前記インテル社の刊行物に定義された状態で
ある。
ＢＴ２は、前記インテル社の刊行物に定義された状態で
ある。
ＢＵＳＣＹＣ３８５もシステム・バス２５０の状態を反
映する。それは、バス状態がＢＴｌ、ＢＴｌ、ＢＴＩＰ
の場合に高であり、バス状態がＢｒ３、ＢＴ２Ｐ及びＢ
ｒ３ ［の場合に低である。
映する。それは、バス状態がＢＴｌ、ＢＴｌ、ＢＴＩＰ
の場合に高であり、バス状態がＢｒ３、ＢＴ２Ｐ及びＢ
ｒ３ ［の場合に低である。
（これらは同様にインテル社の前記刊行物に記載された
バス状態である） ／ＢＵＳＲＤはシステム・バス２５０上で読取が起きて
いる間、活性になる。
バス状態である） ／ＢＵＳＲＤはシステム・バス２５０上で読取が起きて
いる間、活性になる。
ＣＰＵＮＡは、８０３８６にパイプライン動作を可能に
する信号である。これは８２３８５からのＮＡ倍信号置
き替わる信号である。
する信号である。これは８２３８５からのＮＡ倍信号置
き替わる信号である。
ＭＩＳＳＩは、キャッシュ可能な装置へ読込まれる６４
ビツトを取り扱うための２重サイクル中の最初のサイク
ルを定める時活性になる。
ビツトを取り扱うための２重サイクル中の最初のサイク
ルを定める時活性になる。
Ｐ Ｉ ＰＨＣＹＣ３８５は、Ｂ”「ｌＰ（これは前記
インテル社の刊行物に示されているバス状態である）の
期間中に活性になる。
インテル社の刊行物に示されているバス状態である）の
期間中に活性になる。
ＮＣＡは、活性な時に、キャッシュ不可能なアクセスを
反映するように、ＣＰＵローカル・バス２３０−トのア
ドレス部分をデコードすることにより形成される信号で
ある。キャッシュ可能性は、タグ部分（Ａ３１〜Ａ１７
）及び（もしあれば）タグがキャッシュ不可能アドレス
に対するものとしてキャッシュ動作可能であると参照す
るものを定義するプログラム可能情報により決定される
。
反映するように、ＣＰＵローカル・バス２３０−トのア
ドレス部分をデコードすることにより形成される信号で
ある。キャッシュ可能性は、タグ部分（Ａ３１〜Ａ１７
）及び（もしあれば）タグがキャッシュ不可能アドレス
に対するものとしてキャッシュ動作可能であると参照す
るものを定義するプログラム可能情報により決定される
。
Ｎ Ａ ＣＡ ＣＨＥはＢＮＡ信号に類似した信号であ
る。ＢＮＡは、ＣＰＵコロ−ル・バス２３０から次のア
ドレスを要求するシステム生成信号であり、前記のイン
テル社の刊行物に記載されている。
る。ＢＮＡは、ＣＰＵコロ−ル・バス２３０から次のア
ドレスを要求するシステム生成信号であり、前記のイン
テル社の刊行物に記載されている。
ＮＡＣＡＣＨＥは、ＢＮＡが３２にキャッシュに関して
形成されるがＮＡＣＡＣＨＥは６４− Ｋキャッシュに
関して形成される点でのみ、ＢＮＡと異なっている。キ
ャッシュ・メモリが３２にである限り、前記インテル社
の刊行物に記載されているようにＮ Ａ ＣＡ ＣＨＥ
信号はＢＮＡ信号により置き替えることができる。
形成されるがＮＡＣＡＣＨＥは６４− Ｋキャッシュに
関して形成される点でのみ、ＢＮＡと異なっている。キ
ャッシュ・メモリが３２にである限り、前記インテル社
の刊行物に記載されているようにＮ Ａ ＣＡ ＣＨＥ
信号はＢＮＡ信号により置き替えることができる。
実際に作成された実施例では、論理要素２６１はプログ
ラマブル論理アレイの形を取っていた。
ラマブル論理アレイの形を取っていた。
しかし同一の機能を実行するために別の論理装置を使用
できることは明らかである。
できることは明らかである。
Ｆ１発明の効果
本発明を用いれば、８０３８６及び８２３８５を用いた
システムにおいて、待機収態パラメータに影響を与える
ことなく、低速のメモリ部品を使用することができ、マ
イクロコンピュータ・システムの価格性能比をを向上さ
せることができる。
システムにおいて、待機収態パラメータに影響を与える
ことなく、低速のメモリ部品を使用することができ、マ
イクロコンピュータ・システムの価格性能比をを向上さ
せることができる。
第１図は８２３８５、キャッシュ・メモリ、及び本発明
の実施例の論理回路及びバッファの詳細なブロック図、 第２図は典型的なマイクロコンピュータ・システムの全
体図、 第３図は本発明を用いた典型的なマイクロコンピュータ
・システムの主要部の詳細なブロック図、第４図は８２
３８５及び８０３８６の異なったタイミング要求を示す
タイミング図、 第５Ａ図〜第５Ｃ図は読取ミス・キャッシュ書込及び読
取ミスに起因しないキャッシュ書込に関する動作を示す
図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 （外１名） ＝４２＝ 続 補 正 書 （自発） 平成 １年 ７月］７日
の実施例の論理回路及びバッファの詳細なブロック図、 第２図は典型的なマイクロコンピュータ・システムの全
体図、 第３図は本発明を用いた典型的なマイクロコンピュータ
・システムの主要部の詳細なブロック図、第４図は８２
３８５及び８０３８６の異なったタイミング要求を示す
タイミング図、 第５Ａ図〜第５Ｃ図は読取ミス・キャッシュ書込及び読
取ミスに起因しないキャッシュ書込に関する動作を示す
図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 （外１名） ＝４２＝ 続 補 正 書 （自発） 平成 １年 ７月］７日
Claims (11)
- （１）ＣＰＵローカル・バスにより相互接続された８０
３８６プロセッサ及びキャッシュ・サブシステムであつ
て、上記キャッシュ・サブシステムが８２３８５キャッ
シュ制御装置及びキャッシュ・メモリを含むものと、 上記８２３８５キャッシュ制御装置から上記キャッシュ
・メモリに書込エネーブル信号を接続する論理装置とを
有する マルチ・バス・マイクロコンピュータ・システムであつ
て、 上記論理装置が、 読取ミスに起因するキャッシュ書込条件に応答し且つ上
記８２３８５キャッシュ制御装置からの書込エネーブル
出力に応答し且つ遅延された書込エネーブル信号を発生
するための書込エネーブル端子を有する遅延論理装置と
、 上記８２３８５キャッシュ制御装置の上記書込エネーブ
ル出力に結合された第１の入力、及び上記書込エネーブ
ル端子に結合された第２の入力、及び上記キャッシュ・
メモリの書込エネーブル入力に結合された出力を有する
論理ゲートとを有する マルチ・バス・マイクロコンピュータ・システム。 - （２）上記論理装置が上記８２３８５からのチップ選択
信号も上記キャッシュ・メモリに接続し、上記論理装置
がさらに、上記チップ選択信号の伝達を遅延させるバッ
ファ装置を含み、上記バッファ装置が上記チップ選択信
号の各々に関する入力及び上記チップ選択信号の各々に
関する出力を有し、上記バッファ装置の出力が上記キャ
ッシュ・メモリのチップ選択端子に結合された請求項１
に記載のシステム。 - （３）上記バッファ装置がさらに、上記８２３８５キャ
ッシュ制御装置からのキャッシュ・ラッチ・エネーブル
信号に関する入力及び上記キャッシュ・メモリのアドレ
ス・ラッチに結合された出力を含む請求項２に記載のシ
ステム。 - （４）上記キャッシュ・メモリが第１及び第２のメモリ
・バンクを含み、上記８２３８５キャッシュ制御装置が
上記第１のメモリ・バンクに対応する第１の書込エネー
ブル出力及び上記第２のメモリ・バンクに対応する第２
の書込エネーブル出力を有し、 上記遅延論理装置が、上記８２３８５キャッシュ制御装
置の上記第１又は第２の書込エネーブル出力に別個に応
答し、上記第１の書込エネーブル出力に対応する第１の
書込エネーブル端子に遅延した第１の書込エネーブル信
号を発生するか又は上記第２の書込エネーブル出力に対
応する第２の書込エネーブル端子に遅延した第２の書込
エネーブル信号を発生する第１及び第２の書込エネーブ
ル端子を有し、 上記論理ゲートが、上記８２３８５キャッシュ制御装置
の上記第１の書込エネーブル出力に結合された第１の入
力、上記第１の書込エネーブル端子に結合された第２の
入力、及び上記キャッシュ・メモリの第１のバンクの書
込エネーブル入力に結合された出力を有し、第２の論理
ゲートが、上記８２３８５キャッシュ制御装置の上記第
２の書込エネーブル出力に結合された第１の入力、上記
第２の書込エネーブル端子に結合された第２の入力、及
び上記キャッシュ・メモリの第２のバンクの書込エネー
ブル入力に結合された出力を有する 請求項１に記載のマイクロコンピュータ・システム。 - （５）システム・バスと、 上記システム・バスに結合されたメモリに、上記システ
ム・バスと上記ＣＰＵローカル・バスとを接続する手段
とを有し、 上記８２３８５キャッシュ制御装置が、上記読取ミス条
件に応答して上記メモリをアドレスするために上記ＣＰ
Ｕローカル・バスから上記システム・バスにアドレシン
グ情報を伝達する第１の手段を含み、上記８２３８５キ
ャッシュ制御装置が上記メモリから検索された上記シス
テム・バス上のデータに応答して上記データを上記ＣＰ
Ｕローカル・バスに結合する第２の手段を含み、 それによりメモリから検索されたデータが上記遅延され
た書込エネーブル信号により上記キャッシュ・メモリに
書込まれる 請求項１に記載のシステム。 - （６）上記システム・バスがオプション機構バスに結合
され、メモリ装置が上記オプション機構バスに結合され
、それにより上記オプション機構バスに結合されたメモ
リがアドレスされ、アドレスされたデータが上記システ
ム・バスを経由して上記ＣＰＵローカル・バスに返され
る、請求高５に記載のシステム。 - （７）読取ミス動作に関する待機状態パラメータに影響
を与えずに低速のメモリ構成要素に対するシステムの許
容性を改善するために、読取ミスに続くキャッシュ書込
信号を選択的に遅延させる、改良された８０３８６／８
２３８５キャッシュ・マルチバス・マイクロコンピュー
タ・システムであつて、 上記８２３８５キャッシュ制御装置、キャッシュ・メモ
リ、並びに上記８２３８５キャッシュ制御装置及び上記
キャッシュ・メモリを８０３８６プロセッサに接続する
ローカル・バスを含むキャッシュ・サブシステムと、 読取ミスに起因するキャッシュ書込条件に応答して、キ
ャッシュ書込エネーブル信号を選択的に遅延させる論理
装置とを有し、 上記遅延論理装置が、 システム・バス読取に応答し、上記８２３８５キャッシ
ュ制御装置からの書込エネーブル信号に結合された入力
を有し、書込エネーブル端子に遅延された書込エネーブ
ル信号を発生する手段と、上記８２３８５キャッシュ制
御装置の書込エネーブル出力に結合された第１の入力、
上記書込エネーブル端子に結合された第２の入力、及び
上記キャッシュ・メモリの書込エネーブル入力に結合さ
れた出力を有する論理ゲート、と 上記８２３８５からのチップ選択信号の伝達を遅延させ
るバッファ装置であつて、上記チップ選択信号の各々に
関して入力を有し、上記チップ選択信号の各々に関して
出力を有し、該出力が上記キャッシュ・メモリのチップ
選択端子に結合されたバッファ装置とを有する マイクロコンピュータ・システム。 - （８）システム・バスと、 上記システム・バスに結合されたメモリと、上記システ
ム・バス及び上記ＣＰＵローカル・バスを接続する手段
とを有し、 上記８２３８５が、キャッシュ読取ミスに応答して上記
メモリをアドレスするために上記ＣＰＵローカル・バス
から上記システム・バスへアドレス情報を伝達する手段
を含み、上記８２３８５がさらに、上記メモリから検索
された上記システム・バス上のデータに応答して上記デ
ータを上記ＣＰＵローカル・バスに結合する手段を含み
、 それによりメモリから検索されたデータが、上記遅延さ
れた書込エネーブル信号により上記キヤツシユ・メモリ
に書込まれる 請求項７に記載のシステム。 - （９）上記システム・バスがオプション機構バスに結合
され、メモリ装置が上記オプション機構バスに結合され
、上記メモリ装置が、上記ＣＰＵローカル・バス、上記
システム・バスから上記オプション機構バスに結合され
たアドレスに応答して、上記アドレスに記憶されたデー
タを検索し上記データを用いて上記オプション機構バス
を駆動し、それにより上記メモリ装置から検索されたデ
ータが上記遅延されたキャッシュ書込エネーブル信号に
より上記キャッシュ・メモリに書込まれる請求項８に記
載のシステム。 - （１０）上記バッファ装置がさらに、上記８２３８５キ
ャッシュ制御装置からのキャッシュ・ラッチ・エネーブ
ル信号のための入力、及び上記キャッシュ・メモリのア
ドレス・ラッチに結合された出力を含む請求項９に記載
のシステム。 - （１１）上記キャッシュ・メモリが第１及び第２のメモ
リ・バンクを含み、上記８２３８５キャッシュ制御装置
が上記第１のメモリ・バンクに対応する第１の書込エネ
ーブル出力及び上記第２のメモリ・バンクに対応する第
２の書込エネーブル出力を有し、 上記遅延論理装置が、上記８２３８５キャッシュ制御装
置の上記第１又は第２の書込エネーブル出力に別個に応
答し、上記第１の書込エネーブル出力に対応する第１の
書込エネーブル端子に遅延した第１の書込エネーブル信
号を発生するか又は上記第２の書込エネーブル出力に対
応する第２の書込エネーブル端子に遅延した第２の書込
エネーブル信号を発生する第１及び第２の書込エネーブ
ル端子を有し、 上記論理ゲートが、上記８２３８５キャッシュ制御装置
の上記第１の書込エネーブル出力に結合された第１の入
力、上記第１の書込エネーブル端子に結合された第２の
入力、及び上記キャッシュ・メモリの第１のバンクの書
込エネーブル入力に結合された出力を有し、第２の論理
ゲートが、上記８２３８５キヤツシユ制御装置の上記第
２の書込エネーブル出力に結合された第１の入力、上記
第２の書込エネーブル端子に結合された第２の入力、及
び上記キャッシュ・メモリの第２のバンクの書込エネー
ブル入力に結合された出力を有する 請求項９に記載のマイクロコンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US198890 | 1980-10-20 | ||
| US07/198,890 US5175826A (en) | 1988-05-26 | 1988-05-26 | Delayed cache write enable circuit for a dual bus microcomputer system with an 80386 and 82385 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0271344A true JPH0271344A (ja) | 1990-03-09 |
| JP2755330B2 JP2755330B2 (ja) | 1998-05-20 |
Family
ID=22735299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1117622A Expired - Lifetime JP2755330B2 (ja) | 1988-05-26 | 1989-05-12 | マイクロコンピユータ・システム |
Country Status (25)
| Country | Link |
|---|---|
| US (1) | US5175826A (ja) |
| EP (1) | EP0343989B1 (ja) |
| JP (1) | JP2755330B2 (ja) |
| KR (1) | KR930001584B1 (ja) |
| CN (1) | CN1019151B (ja) |
| AT (1) | ATE128566T1 (ja) |
| AU (1) | AU615542B2 (ja) |
| BE (1) | BE1002653A4 (ja) |
| BR (1) | BR8902383A (ja) |
| CA (1) | CA1314103C (ja) |
| CO (1) | CO4520299A1 (ja) |
| DE (2) | DE3911721A1 (ja) |
| DK (1) | DK170677B1 (ja) |
| ES (1) | ES2078237T3 (ja) |
| FI (1) | FI96244C (ja) |
| FR (1) | FR2632092A1 (ja) |
| GB (2) | GB8904920D0 (ja) |
| HK (1) | HK11592A (ja) |
| IT (1) | IT1230208B (ja) |
| MX (1) | MX170835B (ja) |
| MY (1) | MY106968A (ja) |
| NL (1) | NL8901327A (ja) |
| NO (1) | NO175837C (ja) |
| SE (1) | SE8901308L (ja) |
| SG (1) | SG110991G (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5586302A (en) * | 1991-06-06 | 1996-12-17 | International Business Machines Corporation | Personal computer system having storage controller with memory write control |
| US5361368A (en) * | 1991-09-05 | 1994-11-01 | International Business Machines Corporation | Cross interrogate synchronization mechanism including logic means and delay register |
| US5802548A (en) * | 1991-10-25 | 1998-09-01 | Chips And Technologies, Inc. | Software programmable edge delay for SRAM write enable signals on dual purpose cache controllers |
| US5333276A (en) * | 1991-12-27 | 1994-07-26 | Intel Corporation | Method and apparatus for priority selection of commands |
| US5309568A (en) * | 1992-03-16 | 1994-05-03 | Opti, Inc. | Local bus design |
| US5426739A (en) * | 1992-03-16 | 1995-06-20 | Opti, Inc. | Local bus - I/O Bus Computer Architecture |
| US5471585A (en) * | 1992-09-17 | 1995-11-28 | International Business Machines Corp. | Personal computer system with input/output controller having serial/parallel ports and a feedback line indicating readiness of the ports |
| US5898894A (en) | 1992-09-29 | 1999-04-27 | Intel Corporation | CPU reads data from slow bus if I/O devices connected to fast bus do not acknowledge to a read request after a predetermined time interval |
| US6487626B2 (en) | 1992-09-29 | 2002-11-26 | Intel Corporaiton | Method and apparatus of bus interface for a processor |
| US5613153A (en) * | 1994-10-03 | 1997-03-18 | International Business Machines Corporation | Coherency and synchronization mechanisms for I/O channel controllers in a data processing system |
| US5890216A (en) * | 1995-04-21 | 1999-03-30 | International Business Machines Corporation | Apparatus and method for decreasing the access time to non-cacheable address space in a computer system |
| US6397295B1 (en) | 1999-01-04 | 2002-05-28 | Emc Corporation | Cache mechanism for shared resources in a multibus data processing system |
| US6874039B2 (en) | 2000-09-08 | 2005-03-29 | Intel Corporation | Method and apparatus for distributed direct memory access for systems on chip |
| JP2005221731A (ja) * | 2004-02-05 | 2005-08-18 | Konica Minolta Photo Imaging Inc | 撮像装置 |
| US8996833B2 (en) * | 2013-03-11 | 2015-03-31 | Intel Corporation | Multi latency configurable cache |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4190885A (en) * | 1977-12-22 | 1980-02-26 | Honeywell Information Systems Inc. | Out of store indicator for a cache store in test mode |
| US4171538A (en) * | 1978-01-23 | 1979-10-16 | Rockwell International Corporation | Elastic store slip circuit apparatus for preventing read and write operations interference |
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- 1988-05-26 US US07/198,890 patent/US5175826A/en not_active Expired - Fee Related
-
1989
- 1989-03-03 GB GB898904920A patent/GB8904920D0/en active Pending
- 1989-04-11 SE SE8901308A patent/SE8901308L/ not_active Application Discontinuation
- 1989-04-11 FR FR8905079A patent/FR2632092A1/fr active Pending
- 1989-04-11 DE DE3911721A patent/DE3911721A1/de active Granted
- 1989-04-14 FI FI891788A patent/FI96244C/fi not_active IP Right Cessation
- 1989-04-18 NO NO891583A patent/NO175837C/no unknown
- 1989-04-19 DK DK189689A patent/DK170677B1/da active
- 1989-04-20 BE BE8900440A patent/BE1002653A4/fr not_active IP Right Cessation
- 1989-04-25 CN CN89102658A patent/CN1019151B/zh not_active Expired
- 1989-04-26 KR KR1019890005468A patent/KR930001584B1/ko not_active IP Right Cessation
- 1989-04-26 CA CA000597892A patent/CA1314103C/en not_active Expired - Fee Related
- 1989-04-26 MY MYPI89000552A patent/MY106968A/en unknown
- 1989-05-05 AU AU34096/89A patent/AU615542B2/en not_active Ceased
- 1989-05-12 JP JP1117622A patent/JP2755330B2/ja not_active Expired - Lifetime
- 1989-05-16 CO CO92302647A patent/CO4520299A1/es unknown
- 1989-05-24 BR BR898902383A patent/BR8902383A/pt not_active Application Discontinuation
- 1989-05-24 MX MX016169A patent/MX170835B/es unknown
- 1989-05-25 DE DE68924368T patent/DE68924368T2/de not_active Expired - Fee Related
- 1989-05-25 ES ES89305307T patent/ES2078237T3/es not_active Expired - Lifetime
- 1989-05-25 EP EP89305307A patent/EP0343989B1/en not_active Expired - Lifetime
- 1989-05-25 AT AT89305307T patent/ATE128566T1/de not_active IP Right Cessation
- 1989-05-25 IT IT8920649A patent/IT1230208B/it active
- 1989-05-25 GB GB8912019A patent/GB2219111B/en not_active Expired - Fee Related
- 1989-05-26 NL NL8901327A patent/NL8901327A/nl not_active Application Discontinuation
-
1991
- 1991-12-31 SG SG1109/91A patent/SG110991G/en unknown
-
1992
- 1992-02-13 HK HK115/92A patent/HK11592A/xx unknown
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