JPS6261135A - キヤツシユメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、１チツプの集積回路内にディレクトリもデ
ータメモリも内蔵するワンチップキャッシュメモリに関
するものであり、特に複数個のワンチップキャッシュメ
モリを接続することにより大容量のキャッシュメモリを
実現可能としたキャッシュメモリに関するものである。

「従来の技術」 プロセッサと主記憶との間に小容量の高速なバッファメ
モリを設置することにより、実効的な主記憶のアクセス
時間を高速化しうろことはコンピユーテイングサーベイ
（Ｃｏｍｐｕｔｉｎｇ　５ｕｒｖｅｙ）　１１１巻３号
１９８２年４７３〜５３０ページに詳しく述べられてい
るように一般によく知られている。

この手法は通常キャッシュメモリと呼ばれ、広く計算機
システムに使用されている。これは、計算機システム上
で実行されるプログラムのメモリアクセスにおいては局
所性があるという性質を利用したものであり、プロセッ
サから主記憶へのアクセスに際し、アクセスの行われた
ワードを含む一定サイズの連続した記憶位置（通常これ
をブロックと呼ぶ）の内容を主記憶からキャッシュメモ
リに取り込むことにより、メモリアクセスの大部分は、
高速なキャッシュメモリへのアクセスですみ、低速な主
記憶へのアクセスを不要とすることができる。

「発明が解決しようとする問題点」 キャッシュメモリは、あとで詳しく述べるように、アト
ｌ／スレシスター、データレジスタ、ディレクトリ、デ
ータメモリ、制御回路等から構成されるが、従来はこれ
らは論理ゲート、メモリ等の集積回路チップを組み合わ
せて構成されていた。

しかしながら集積回路においては、チップ内では高速な
論理動作あるいは記憶動作が可能であるのに対して、信
号線をチップ外に取り出す場合にはチップ外の信号線の
駆動のためにチップ内の場合に比べて多大の遅延時間を
費やしてしまうために、キャッシュメモリ全体としての
処理速度を高めることが困難であるという欠点があった
。

一方、集積回路技術の進歩により１チツプの集積度が向
上した場合には、前述のキャッシュメモリ全体を１チツ
プ内に格納することにより、キャッシュメモリの性能を
格段に向上させることが可能となる。しかしながら、キ
ャッシュメモリを１チツプで実現する場合には集積度の
制限から必ずしも１チツプ内に十分な容量のキャッシュ
メモリを格納できるとは限らず、このような場合には、
複数のキャッシュメモリチップを組み合わせて大容量の
キャッシュメモリを実現することが必要になる。

この発明は、前述の要求を満たすためになされたもので
、この発明の第一の目的はワンチップキャッシュメモリ
を提供することにあり、この発明の第二の目的は複数の
ワンチップキャッシュメモリを組み合わせた大容量のキ
ャッシュメモリを実現可能とするキャッシュメモリを提
供することにある。

「間頂点を解決するための手段」 この発明においては、同一チップ上に当該チップの保持
しているブロックを管理するためのディレクトリ、およ
びブロックデータの保持のためのデータメモリを内蔵し
、プロセッサがらキャッシュメモリへのメモリアクセス
要求の通信のための入出力端子として、メモリアクセス
の要求、完了信号等のための第一のアクセス制御信号端
子、プロセッサからのメモリアドレスのための第一のア
ドレス信号端子、プロセッサとのデータのやりとりのた
めの第一のデータ信号端子、キャッシュメモリから主記
憶との間のメモリアクセス要求の通信のための入出力端
子として第二のアクセス制御信号端子、第二のアドレス
信号端子、第二のデータ信号端子、当該キャッシュメモ
リチップへの前記プロセッサからのメモリアクセス要求
が有効であるかどうかを指定するためのキャッシュチッ
プ選択端子を持ち、そのキャッシュチップ選択端子に値
”１”が印加されている場合にのみキャッシュメモリと
しての動作を行うことができるよ５に構成されている。

このようなキャッシュメモリの複数個を備え、プロセッ
サからのメモリアクセス要求制御信号線、アドレス線、
データ線は各々すべての前記複数個のキャッシュメモリ
の第一のアクセス制御信号端子、第一のアドレス信号端
子、第一のデータ信号端子に接続され、前記すべてのキ
ャッシュメモリの第二のアクセス制御信号端子、第二の
アドレス信号端子、第二のデータ信号端子は、各々メモ
リアクセス要求制御信号線、アドレス線、データ線を介
して主記憶に接続され、各キャッシュメモリの前記キャ
ッシュチップ選択端子には、プロセッサからキャッシュ
チップ選択信号が排他的に印加されることにより、プロ
セッサからのメモリアクセス要求に際して前記キャッシ
ュチップ選択信号で指定されたキャッシュメモリチップ
のみがキャッシュメモリとしての動作を行うことにより
拡張サしたキャッシュメモリシステムが実現可能となる
。

「実施例」 この発明の詳細な説明する。まず、この発明のキャッシ
ュメモリの実施例の構成を第１図を参照して説明する。

この実施例においてはキャッシュメモリは１チツグの半
導体集積回路として構成され、その端子として電源、グ
ランド、クロック等のための端子（図示せず）と、プロ
セッサとの通信のための端子として、プロセッサからの
メモリへのアクセス要求の通知およびキャッシュメモリ
でのアクセスの完了通知のためのプロセッサアクセス端
子ＰＣ、メモリアドレスの通知のためのプロセッサアド
レス端子ＦＡ、データのやりとりのためのプロセッサデ
ータ端子ＦＤをもち、主記憶どの通信のための端子とし
て、同様にメモ＋）　７クセス端子ＭＣ、メモリアドレ
ス端子ＭＡ、メモリデータ端子ＭＤをもつ。これに加え
てこのキャッシュメモリでは更に、プロセッサからのメ
モリアクセス要求に際して動作を行うべきキャッシュメ
モリを指定するためのキャッシュチップ選択端子Ｃ８を
持つ。

プロセッサアドレス端子ＦＡはアドレスレジスタ３０入
力側に接続されており、アドレスレジスタ３のブロック
アドレス部の出力はディレクトリ１に印加されるととも
にメモリアドレス端子ＭＡにも印加されている。アドレ
スレジスタ３のブロック内ワードアドレス部の出力は制
御回路７で生成されるワードアドレスとともにブロック
内ワードアドレスとしてデータメモリ２に印加されると
ともにメモリアドレス端子ＭＡにも印加されている。デ
ィレクトリ１の一致アドレス出力ＦＢＡはデータメモリ
２にブロックアドレスとして印加されるとともにリプレ
ースメント回路６にも印加されている。リプレースメン
ト回路６で生成されたリプレースすべきデータメモリ２
上のブロックアドレスはディレクトリ１に書込みアドレ
スとして印加されている。ディレクトリ１からの一致検
出信号Ｆは制御回路７に印加されている。プロセッサデ
ータ端子ＰＤには読み出しデータレジスタ４の出力側お
よび書込みデータレジスタ５の入力側が接続されている
。読み出しデータレジスタ４の入力側にはデータメモリ
２からの読み出しデータが印加され、書込みデータレジ
スタ５の出力は書込みデータとしてデータメモリ２に印
加されているとともにメモリデータ端子ＭＤにも印加さ
れている。キャッシュチップ選択端子Ｃ８は制御回路７
に印加されている。

制御回路７はプロセッサアクセス端子ＰＣから印加され
るキャッシュメモリの初期化要求、メモリへの書込み、
読み出し要求を受けて対応する処理を行うための制御回
路であり、ここで生成される主記憶へのアクセス要求は
メモリアクセス端子Ｍ　Ｃに印加されている。

次にこの発明の実施例におけるキャッシュメモリの動作
を説明する。（読み出し処理）プロセッサＰからプロセ
ッサアクセス端子ＰＣを介して制御回路７にメモリ読み
出しの指令が印加されると、制御回路７はキャッシュチ
ップ選択端子Ｃ８を調べこれに値”０″が印加されてい
る場合にはこのキャッシュメモリでは何の動作も行わな
い。キャッシュチップ選択端子Ｃ８に値”１”が印加さ
れている場合にはプロセッサアドレス端子ＰＡに印加さ
れているメモリアドレスをアドレスレジスタ３にセット
したうえで、このブロックアドレス部の値によりディレ
クトリ１を検索する。その検索により一致が検出された
場合、即ち、アクセスの要求のろったアドレスを含むブ
ロックが自キャッシュメモリ上に存在する場合にはディ
レクトリ１の出カスる一致検出アドレスＦ’ＢＡにより
リプレースタンド回路６を更新し、同じくディレクトリ
１の出力するブロックアドレスＦＢＡおよびアドレスレ
ジスタ３のプロ゛ツク内ワードアドレスの値をアドレス
としてデータメモリ２を読み、その読み出された値を読
み出しデータレジスタ４に格納したう丸でプロセッサア
クセス端子ＰＣにアクセスの完了したことを知らせる信
号を印加する。

ディレクトリ１で一致が検出されない場合、即ちアクセ
スの要求のあったアドレスを含むブロックが自キ、ヤツ
シュメモリ上に存在しない場合には、制御回路７はブロ
ックのロードのために次の処理を行う。先ず、リプレー
スメント回路６でリプレースすべきデータメモリ２上の
ブロックを決定し、これに対応するディレクトリ１のエ
ントリにアドレスレジスタ３のブロックアドレス部の値
を登録する。次にアドレスレジスタ３のブロックアドレ
ス部の出力と制御回路７で生成するブロック内のワード
アドレスをメモリアドレス端子ＭＡに、メモリ読み出し
要求をメモリアクセス端子ＭＣにそれぞれ印加すること
により、主記憶を読み出し、メモリデータ端子ＭＤに読
み出されたデータを書込みデータレジスタ５を介してデ
ータメモリ２に書込む。ブロック内に属する全ワードに
対してこれを行ったのち、ディレクトリ１にこのブロッ
クが有効であることを登録することによりブロックのロ
ードの処理が完了する。この後で前述のキャッシュメモ
リの読み出しの処理を再実行することによりプロセッサ
からの読み出しが行われることになる。

（書込み処理）主記憶への書込み要求がちった場合には
この実施例では次のような処理が行われる。即ち、プロ
セッサＰからプロセッサアクセス端子ＰＣを介して制御
回路７にメモリ書込みの指令が印加されると制御回路７
はキャッシュチップ選択端子Ｃ８を調べこれに値”Ｏ”
が印加されている場合にはこのキャッシュメモリでは何
の動作も行わない。キャッシュチップ選択端子Ｃ３Ｋｆ
ｎ”ｌ“が印加されている場合にはプロセッサアドレス
端子ＰＡに印加されているメモリアドレスをアドレスレ
ジスタ３にセットしプロセッサデータ端子ＰＤに印加さ
れている書込みデータを書込みデータレジスタ５にセッ
トしたうえで、このブロックアドレス部の値によりディ
レクトリ１を検索する。

キャッシュメモリで一致が検出された場合には、対応す
るキャッシュメモリの制御回路７はデータメモリ２への
書込みを行うとともに主記憶に対しても書込みを行う。

キャッシュメモリで一致カ検出されない場合には、キャ
ッシュメモリへのブロックのロードは行わずに主記憶へ
の書込みのみを行５゜これは、アドレスレジスタ３にセ
ットされているアドレスをメモリアドレス端子ＭＡに、
書込みデータレジスタ５にセットされている書込みデー
タをメモリデータ端子ＭＤに印加したうぇでプロセッサ
アクセス端子ＰＣに対してメモリ書込み要求を印加する
ことにより行われる。

次に第２図を参照してこの発明によるキャッシュメモリ
を用いたキャッシュメモリシステムの構成を説明する。

この実施例においてはキャッシュメモリシステムは四個
のワンチップキャッシュメモリＣｌ−Ｃ４を用いて実現
され、また、メモリアクセス要求の各チップ（キャッシ
ュメモリ）への振り分けはブロックアドレスの下位２ピ
ツトを使用して行われるものとしている。このためにプ
ロセッサＰのメモリアドレスレジスタＭＡＲのブロック
アドレス部の下位２ピツ）ｂ１ｔｂ２の出力はデコーダ
ＤＣＤに印加され、デコーダＤＣＤの４本の出力線の各
々はキャッシュメモリチップＣＩ、　Ｃ２゜Ｃ３，Ｃ４
のキャッシュチップ選択端子ＣＳ　＋Ｃ接続されている
。

プロセッサＰからのアクセス要求信号線、アドレス信号
線、データ信号線はすべてのキャッジ：２メモ’）ＣＩ
、Ｃ２，Ｃ３，Ｃ４の各々対応する端子に接続されてお
り、同様にすべてのキャッシュメモリＣＩ、Ｃ２，Ｃ３
，Ｃ４のメモリアクセス端子ＭＣ、メモリアドレス端子
ＭＡ、メモリデータ端子ｈｉ（Ｄは各々アクセス要求信
号線、アドレス信号線、データ信号　　−１−′、を介
し、て主記憶Ｍ八ｌ　（ｔて７接続されている。

このように構成してキャッシュメモリの容量を４倍にし
、各キャッシュメモリｅｉ−Ｃ４の分担すべき主記憶Ｍ
Ｍの容量はキャッシュメモリ１１固・′・′〜）場合の
４分の１となり、キャッシュメモリにおいて必要なデー
タが見いだされる確率を高める−とができる事になる。

以上この発明の実施例について説明したが二つ説明によ
り明らかなようにこの発明の主旨は「テ１〜チップ上に
当該チップの保持していイ）ブ「１ツケヲ管理するため
のディレクトリおよびブロックデータの保持のためのデ
ータメモリを内蔵し、プロセッサからキャッシュメモリ
へのメモリアクセス要求の通信のための入出力端子とし
て、メモリアクセスの要求、完了信号等のための第一の
アクセス制御信号端子、プロセッサからのメモリアドレ
スのための第一のアドレス信号端子、プロセッサとのデ
ータのやりとりのための第一のデータ信号端子、キャッ
シュメモリから主記憶との間のメモリアクセス要求の通
信のための入出力端子として第二のアクセス制御信号端
子、第二のアドレス信号端子、第二のデータ信号端子、
当該キャッシュメモリへの前記プロセッサからのメモリ
アクセス要求が有効であるかどうかを指定するためのキ
ャッシュチップ選択端子を持ち、前記キャッシュチップ
選択端子に値”１”が印加されている場合にのみキャッ
シュメモリとしての動作を行うことができるように構成
される。

このようなワンチップキャッシュメモリの複数個６用い
て、プロセッサからのメモリアクセス要求制御信号線、
アドレス線、データ線は各々すべての前記複数個のワン
チップキャッシュメモリの第一のアクセス制御信号端子
、第一のアドレス信号端子、第一のデータ信号端子に接
続され、前記すべてのワンチップキャッシュメモリの第
二のアクセス制御信号端子、第二のアドレス信号端子、
第二のデータ信号端子は、各々メモリアクセス要求制御
信号線、アドレス線、データ線を介して主記憶に接続さ
れ、前記各ワンチップキャッシュメモリの前記キャッシ
ュチップ選択端子にはプロセッサからキャッシュチップ
選択信号が排他的に印加されること罠より、プロセッサ
からのメモリアクセス要求に際して前記キャッシュチッ
プ選択信号で指定されたワンチップキャッシュメモリチ
ップのみがキャッシュメモリとしての動作を行うことに
よりキャッシュメモリを拡張可能とすることができる。

この趣旨に背かぬかぎりいくつかの実現方法があること
は明らかであろう。

例えば、キャッシュメモリの選択の方法としてこの実施
例ではブロックアドレス部の下位２ビツトにより各キャ
ッシュメモリへの割り当てを行ったが、必ずしもこのよ
うにする必要はなく、ブロックアドレス部の他のビット
位置を使用することも可能であり、また、主記憶のアド
レスを比較回路：４−より分割し、分割された領域に対
して各キャッシュメモリを割り当てることも可能であろ
５゜また、この実施例においてはプロセッサのメモリ、
・−ドし／スの全ピットをキャッシュメモリに印加して
いるが、キャッシュメモリの振り分けに使用したブロッ
クアドレスの下位２ピツトについては必ずしも印加する
必要はない。

この実施例の説明においては発明の要旨とは直接関係が
ないので制御回路７の具体的な実現方法およびタイミン
グ等も含めた動作等、例えばメモリアクセス要求、完了
信号を端子に印加するためのゲートの制御、読み出し、
書込みデータのデータ端子への印加、受は取り等につい
ても詳細な説明は省略したが、これらは従来知られてい
る技術で実現できることは明らかであろ５゜またこの実
施例におけるディレクトリ１、リプレースメント回路６
等もキャッシュメモリで採用するマツピング方式に応じ
た構成がなされるであろう。この実施例においては主記
憶に一個のプロセッサが接続されるシングルプロセッサ
システムを想定しているが、各々がこの発明によるキャ
ッシュメモリを備えている複数個のプロセッサからなる
マルチプロセッサシステムにおいては各プロセッサのキ
ャッシュメモリと主記憶との間での内容の一致を確保す
るための考慮が必要知なるが、これについても従来知ら
れている種々の方式が適用できるであろう。

【図面の簡単な説明】

第１図はこの発明によるキャッシュメモリの一例を示す
ブロック図、第２図はこの発明のキャッー７ユメモリヲ
用いたキャッシュメモリシステムの例を示すブロック図
である。 １：ディレクトリ、２：データメモリ、３ニアドレスレ
ジスタ、４：読み出しデータレジスタ、５：書込みデー
タレジスタ、６：リプレースメント回路、７：制御回路
、ＭＣ：メモリアクセス端子、ＭＡ：メモリアドレス端
子、ＭＤ：メモリデータ端子、ＰＣ：プロセッサアクセ
ス端子、ＰＡ：プロセッサアドレス端子、ＰＤ：プロセ
ッサデータ端子、Ｃ８：キャッシュチップ選択端子。

Claims (1)

【特許請求の範囲】
1. （１）同一チップ上に、当該チップの保持しているブロ
   ックを管理するためのディレクトリおよびブロックデー
   タの保持のためのデータメモリが形成され、 プロセッサからキャッシュメモリへのメモリアクセス要
   求の通信のための入出力端子として、メモリアクセスの
   要求、完了信号等のための第一のアクセス制御信号端子
   、プロセッサからのメモリアドレスのための第一のアド
   レス信号端子、プロセッサとのデータのやりとりのため
   の第一のデータ信号端子と、 キャッシュメモリから主記憶との間のメモリアクセス要
   求の通信のための入出力端子として第二のアクセス制御
   信号端子、第二のアドレス信号端子、第二のデータ信号
   端子と、 当該キャッシュメモリへの前記プロセッサからのメモリ
   アクセス要求が有効であるかどうかを指定するためのキ
   ャッシュチップ選択端子とを持ち、そのキャッシュチッ
   プ選択端子に値“１”が印加されている場合にのみキャ
   ッシュメモリとしての動作を行うキャッシュメモリ。