JPS62245448A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は１チツプの集積回路内にディレクトリとデータ
メモリとを内蔵するワンチップキャッシュメモリに間し
、特に複数個のワンチップキャッシュメモリを接続する
ことにより大容量のキャッシュメモリを実現することの
できる拡張可能なワンチップキャッシュメモリに関する
。

（従来技術） プロセサと主メモリとの間に小容量の高速なバッファメ
モリを設置することにより、実効的な主メモリのアクセ
ス時間を高速化し得ることは％　１９８２年に出版され
たコンピユーテイングサーベイ（Ｃｏｍｐｕｔｉｎｇ　
５ｕｒｖｅｙ　）誌の第１４＠、第３号の４７３〜５３
０ページに詳しく述べられているように一般によく知ら
れている。

この手法は、通常、キャッシュメモリと呼ばれ、広く計
算機システムに使用されている。上記手法は、計算機シ
ステム上で実行されるプログラムのメモリアクセスにお
いては局所性があるという性質を利用したものである。

すなわち、プロセサから主メモリへのアクセスに際し、
アクセスの行われたワードを含む一定サイズの連続し次
記憶位Ｉｔ（通常、これをブロックと呼ぶ。）の内容を
、主記憶からキャッシュメモリに増込むことにより、メ
モリアクセスの大部分は高速なキャッシュメモリへのア
クセスですミ、低速な主記憶へのアクセスを不要とする
ことができる。を念、局所性の高いアクセスと、局所性
の高くないものとを区別して前者のブロックサイズを後
者のそれの倍にする（通常これをプリフエツチという。

）と、効果のあることも知られている。

キャッシュメモリは、アドレスレジスタ、データレジス
タ、ディレクトリ、データメモリ、および制御回路から
構成されるが、従来、これらは論理ゲートやメモリ等の
集積回路チップを能合わせて構成されていた。

（発明が解決しようとする問題点） 上述した従来のキャッシュメモリによるシステムでは、
集積回路のチップ内では高速な論理動作、あるいはメモ
リ動作が可能であるのに対して、信号線をチップ外に増
出す場合にはチップ外の信号線を鳴動するために、チッ
プ内の場合に比べてきわめて長い遅延時間が入ってしま
うために、キャッシュメモリ全体としての処理速度を高
めることが困睡であるという欠点がある。

いっぽう、集積回路技術の進歩にょ９１チツプの集積度
が向上した場合には、前述のキャッシュメモリ全体を１
チツプ内に格納することにより、−キャッシュメモリの
性能を格段に向上させることが可能となる。しかしなが
ら、キャッシュメモリを１チツプで実現する場合には集
積度の制限から、必ずしもｌチップ内に十分な容量のキ
ャッシュメモリを格納できるとは限らない。このような
場合には、複数のキャッシュメモリチップを組合わせて
大容量のキャッシュメモリｔ−実現することが必要にな
るという欠点がある。

本発明の目的は、プロセサからのメモリアクセス要求に
際して前記キャッシュチップ選択信号で指定されたワン
チップキャッシュメモリチップのみがキャッシュメモリ
として動作し、特にプリフエツチの指示信号が印加され
ると公知のアルゴリズムに従ってプリフエツチ動作（倍
長ブロックサイズのロード）を行なうこともできるより
にして上記欠点を除去し、ワンチップでキャッシュメモ
リを構成するとともに、複数のワンチップキャッシュメ
モリを組合わせて大容量のキャッシュメモリｔ−実現す
ることができるよりに構成したワンチップキャッシュメ
モリを提供することにある。

（間地点ｆ：解決するための手段〕 本発明によるワンチップキャッシュメモリはデータメモ
リと、制御手段とを具備してワンチップ形に必要デバイ
スを集積化して複数チップを接続できるよりに構成した
ものである。

データメモリはプロセサとの間でデータを授受すること
ができ、ブロックを管理する几めのディレクトリおよび
ブロックデータを保持するｔめのものである。

制御手段は、プロセサからのメモリアクセス要求を入力
してメモリアクセス要求がｖ効ｒあるか否かを確認する
とともに、プロセサからのメモリアクセス要求がプリフ
エツチ金必要とするか否かをｇ識し、メモリアクセス要
求が有効である場合にのみ動作を行い、プリフエツチが
必要であるメモリ読取り要求に対しては所定のアルゴリ
ズムに従ってプリフエツチを行うように制御するための
ものである。

（実施例） 次に、本発明について図面を参照して説明する。

まず、本発明によるキャッシュメそりチップの実施例に
おける構成を第１図に示す。

、＠ｌ１ｍにおいて、１はディレクトリ、２はデータメ
モリ、３はアドレスレジスタ、４は読出しデータレジス
タ、５は査込みデータレジスタ。

６はリプレースメント回路、７は制（至）回路、８は書
込みバッファレジスタである。

本実施例において、キャッシュメモリチップでは電源、
共通（接地）接続、クロック等のための端子と、プロセ
サとの通信のｔめの端子として、プロセサからのメモリ
へのアクセス要求の通知、およびキャッシュメモリでの
アクセスの完了通知のために備えられているプロセサア
クセス端子Ｐ　Ｏｔ−使用している。ま念、メモリアド
レスの通知のためのプロセサアドレス端子ＰＡ、および
データのやりとシの念めのプロセサデータ１子ＰＤを有
し、主記憶との通信のための１子として、同様にメモリ
アクセス端子ＭＯ、メモリアドレス端子ＭＡ、ならびに
メモリデータ端子ＭＤを育している。さらに、キャッシ
ュメモリチップはプロセサからのメモリアクセス要求の
際して動作を行うべきキャッシュメモリチップを指定す
る之めのキャッシュチップ選択端子Ｃ８１およびメモリ
アクセス要求の種類によりプリフェッチが必要であるが
、あるいは不要であるかを示すプリフェッチ指示端子Ｐ
Ｆを有する。

プロセサアドレス端子ＰＡはアドレスレジスタ３の入力
に印加されており、アドレスレジスタ３のブロックアド
レス部の出力はディレクトリ１に印加されるとともに、
メモリアドレス端子ＭＡにも印加されている。アドレス
レジスタ３のブロック内ワードアドレス部の出力は制御
回路７で生成されるワードアドレスとともに、ブロック
内ワードアドレスとしてデータメモリ２に印加されると
ともに、メモリアドレス１子ＭＡにも印加されている。

ディレクトリ１の一致アドレス出力ＦＢＡはデータメモ
リ２にブロックアドレスとして印加されるとともに、リ
プレースメント回路６にも印加されている。リプレース
メント回路６で生成され九リプレースすヘキデータメモ
リ２上のブロックアドレスは、ディレクトリ１に書込み
アドレスとして印加されている。ディレクトリ１からの
一致検出信号Ｆは制御回路７に印加されている。プロ瘉
すデータ１子ＰＤＫは読出しデータレジスタ４の出力、
および書込みバッファレジスタ８の入力が接続されてい
る。読出しデータレジスタ４０入力には、データメモリ
２からの読出しデータが印加され、書込みバッファレジ
スタ８の出力は書込みデータとして、書込みデータレジ
スタ５を経由してデータメモリ２に印加されているとと
もに、メモリデータ端子ＭＤにも印加されている。書込
みデータレジスタ５は畜込みバッファレジスタ８、また
はメモリデータ端子ＭＤから書込みデータを受ける。

キャッシュチップ選択端子Ｏ８，およびプリフェッチ指
示端子ＰＦは制御回路７に印加されている。

制御回路７はプロセサアクセス端子ＰＣから印刀口され
るキャッシュメモリの初期化要求、メモリへの書込み、
および読出し要求を受けて対厄する処理を行うためのも
のである。ここで生成される主記憶へのアクセス要求は
、メモリアクセス端子ＭＯに印加されている。

次に、本発明の実Ｍ例におけるキャッシュメモリチップ
の動作全説明する。

第２図は、第１図のキャッシュメモリチップを使用し几
キャッシュメモリシステムの一例を示すブロック図であ
る。第２図において、２１は主記憶、２２〜２５はそれ
ぞれキャッシュメモリチップ、２６はプロセサ、２７は
デコーダである。

最初に、挽出し処理につい℃説明する。プロセサ２６か
ら、プロセサアクセス端子ＰＣを弁し℃制御回路７にメ
モリ続出しの指令が印加されると、制御回路７はキャッ
シュチップ選択渇子Ｏ８を調べ、これに値”０″が印加
されている場合には、このキャッシュメモリチップでは
何の句作も行わない。キャッシュチップ色択端子Ｏ８に
値″′１′が印加されている場合には、プロセサアドレ
ス端子ＰＡに印加されているメモリアドレスをアドレス
レジスタ３に七ットし九うえで、このブロックアドレス
；じの値によりブイレフ）　ＩＪ　１を検索する。一致
が検出された場合には、アクセス要求のあつ九アドレス
を言むブロックが自キャッシュメモリ（例、ｔば、キャ
ッシュメモリチップ２２）上に存在するわけである。こ
の場合には、ディレクトリｌから出力される一版検出ア
ドレスＦＢＡによりリプレースメント回路６の内容を更
新し、同じくディレクトリ１から出力されるブロックア
ドレスＦＢＡ、およびアドレスレジスタ３のブロック内
ワードアドレスの値をアドレスとしてデータメモリ２の
内容を読出し、読出され几１直を読出しデータレジスタ
４に格納したうえで、プロセサアクセス１子ＰＣにアク
セスの完了し友ことを知らせる信号を印加する。

ディレクトリ１で一致が検出されない場合には、アクセ
ス要求のあったアドレスｔ−含むブロックが自キャッシ
ュメモリ（例えば、キャッシュメモリチップ２２）上に
存在しない。この場合には、制御回路７はブロックのロ
ードの几めに次の処理を行う。

まず、リプレースメント回ｗｒ６でリプレースすべきデ
ータメモリ２上のブロックを決定し、これに対応するデ
ィレクトリ１のエントリにアドレスレジスタ３のブロッ
クアドレス部の値を登録する。次に、アドレスレジスタ
３のブロックアドレス部の出力と、制御回路７によって
生成されるブロック内のワードアドレスとをメモリアド
レス１子ＭＡに印加し、メモリ読出し要求をメモリアク
セス端子ＭＯに印加する。これによって主記憶２１の内
容を読出し、メモリデータ端子ＭＤに読出され友データ
を書込みデータレジスタ５ｆ：介してデータメモリ２に
書込む。

ブロック内に属する全ワードに対し℃上記動作を行った
後、ディレクトリ１に上記ブロックがＭ効であることを
登録することによりブロックのロード処理が完了する。

この後で、前述のキャッシュメモリ２２〜２５０内谷の
読出しの処理を再実行することにより、プロセサ２６か
らの読出しが行われることになる。

プロセサ２６からのアクセス要求がプリフェッチ指示端
子ＰＦを１１”にして印加され次場合には、所定のアル
ゴリズムに従って、隣接する次のアドレスのブロックロ
ードが実行される。

アルゴリズムはディレクトリ１の不一致が検出され友場
合にプ薗ツクロードを開始するとか、あるいはブロック
内の特定アドレスがアクセスされた場合にブロックロー
ドを開始するといった、公知の方法を採用してさしつか
えない。

制御回路７は、プリフエツチ指示を受けると上記アルゴ
リズムに従ってプリフェッチを実行するか否か判定し、
実行しない場合にはそのまま動作を終了する。プリフエ
ツチを実行する場合には、隣接するブロックのアドレス
を、上記アクセス要求のアドレスが格納されているアド
レスレジスタ３の内容に従って生成する。これを新規の
アクセス要求としてディレクトリｌの検索を開始し、以
降、上記読出し処理と同じ処理１に繰返す。

ここで、ツリフェッチ動作はプロセサ２６からの真のア
クセス要求ではない。アクセス完了の手続きは既に終了
している丸め、この手続きは省略される。

次に、書込み処理について説明する。主記憶２１への書
込み要求があつ九場合には、本実施例では次のような処
理が行われる。すなわち、プロセサ２６からプロセサア
クセスｗ子ｐｏｔ−介して制御回路７にメモリ書込みの
指令が印加されると、制御回路７はキャッシュチップ選
択端子Ｏ８の状態を調べる。これに値′″０″が印加さ
れている場合には、キャッシュメモリチップ２２では何
の動作も行わない。キャッシュチップ選択端子Ｏ８に値
′″ｌ”が印加されている場合には、プロセサアドレス
端子ＰＡに印７ＪＯすれているメモリアドレスをアドレ
スレジスタ３にセットし、プロセサデータ１子ＰＤに印
加されている書込みデータを書込みバッファレジスタ８
にセットする。そのうえで、このブロックアドレス部の
値によりディレクトリ１を検索する。キャッシュメモリ
２２で一致が検出され念場合には、対応するキャッシュ
メモリチップの制御回路７は書込みバッファレジスタ８
から書込みデータレジスタ５を経由してデータメモリ２
への書込みを行うとともに、主記憶２１に対しても書込
みを行う。キャッシュメモリ２２で一致が検出されない
場合には、キャッシュメモリチップへのブロックのロー
ドは行わずに主記憶２１への書込みのみを行う。これは
、アドレスレジスタ３にセットされているアドレスをメ
モリアドレス端子ＭＡに印加し、書込みバッファレジス
タ８にセットされている書込みデータをメモリデータ端
子ＭＤに印加し念うえで、メモリアクセス端子ＭＯに対
し℃メモリ書込み要求を印加することにより行われる。

書込み処理の場合には、プリフエツチ指示端子の信号は
無視される。

次に、第２図によるキャッシュメモリシステムを詳細に
説明する。本実施例においては、キャッシュメモリシス
テムは４個のワンチップキャッシュメモリチップ２２〜
２５を用いて実現されているとし、メモリアクセス要求
の各チップへの損分けは公知の方法によシメモリアドレ
スの適当な２ビツトを使用して行われるものとしている
。このため、プロセサ２６からの２ビツトのメモリアド
レスｂｌ　、ｂ２の出力はデコーダ２７に印加され、デ
コーダ２７の４本の出力はそれぞれキャッシュメモリチ
ップ２２〜２５のキャッシュチップ選択端子Ｏ８Ｋ接暁
され℃いる。

プロセサ２６からのアクセス要求信号線、アドレス信号
線、データ信号線、およびプリフエツチ指示信号線はす
べてのキャッシュメモリチップ２２〜２５のそれぞれに
対応する端子に接続されてお）、同様にすべてのキャッ
シュメモリチップ２２〜２５のメモリアクセス端子ＭＣ
。

メモリアドレス端子ＭＡ、およびメモリデータ端子Ｍｒ
）はそれぞれアクセス要求信号線、アドレス信号線、お
よびデータ信号線に接続されて主記憶２１に印加されて
いる。

このような構成にしてキャッシュメモリの容量を４倍に
することにより、各キャッシュメモリチップの分担すべ
き主記憶２１の容量は、１個のキャッシュメモリチップ
を使用する場合の４分の１となり、キャッシュメモリに
お−て必要なデータが見出されるｓｉを高めることがで
きることＫなる。

以上、本発明の実施例について説明し九〇上記説明によ
り明らかなように、本発明によるワンチップキャッシュ
メモリは同一チップ上に当該チップの保持しているブロ
ックを管理するためのディレクトリ１、およびブロック
データを保持する念めのデータメモリ２１＆：内蔵し、
プロセサ２６からキャッシュメモリ２２〜２５へのメモ
リアクセス要求の通信のための入出力端子として、メモ
リアクセスの要求や完了信号等の几めの第１のアクセス
制御信号端子ＰＣ１プロセサからのメモリアドレスの念
めの第１のアドレス信号１子ＦＡ、プロセサ２６とのデ
ータのやシと９のための第１のデータ信号端子ＰＤ１キ
ャッシュメモリから上記［２１へのメモリアクセス要求
の通信のための入出力端子とし″′Ｃ第２のアクセス制
（＠ｌ信号端子ＭＯ，第２のアドレス信号１子ＭＡ、第
２のデータ信号１子ＭＤ１当該キャッシュメモリチップ
への前記プロセッサからのメモリアクセス要求が有効で
あるか否かを指定する念めのキャッシュチップ選択端子
Ｃ８１およびメモリアクセス要求の種類によりプリフエ
ツチが必要であるか、あるいは不要であるかを示すプリ
フエツチ指示端子ＰＦを有する。上記キャッシュチップ
選択端子Ｏ８にｗＬ″′１″が印加されている場合にの
みキャッシュメモリとしての動作を行うことができ、且
つ、上記プリフエツチ指示１子ＰＦＩＣ櫃″′１′が印
加されたメモリアクセス要求に対して所定のアルゴリズ
ムに従ってプリフエツチ動作できるよりに構成されてい
ることはすでに述べ九とおりである。

さらに、上記ワンチップキャッシュメモリの複数個ヲ用
いて、プロセサ２６からのメモリアクセス要求制御信号
線、アドレス信号線、データ信号線、およびプリフェッ
チ指示イぎ号線はそれぞれ、すべての数個のワンチップ
キャッシュメモリ２２〜２５の第１のアクセス制（１１
ｔｌ信号端子ＰＣ％＠ｌのアドレス信号端子ＰＡ、第１
のデータ信号端子ＰＤ、およびプリフェッチ指示端子Ｐ
Ｆに接続され、上記すべてのワンチップキャッシュメモ
リ２２〜２５の第２のアクセス制ａ信号１子ＭＯ，第２
のアドレス信号端子ＭＡ５および第２のデータ信号端子
ＭＤは、それぞれメモリアクセス要求制御信号線、アド
レス信号線、およびデータ信号線を介して主記憶２６に
接続され、上ビ己谷ワンチップキャッシュメモリのキャ
ッシュチップ選択電子Ｏ８にはプロセサ２６からキャッ
シュチップ選択信号が排他的に印加されることにより、
プロセサ２６からのメモリアクセス要求に際して上記キ
ャッシュチップ選択信号で指定されたワンチップキャッ
シュメモリチップのみがキャッシュメモリとしての動作
を行う。いっぽう、プロセサ２６からアクセス要求がグ
リフエッチを必要とする場合には所定のアルゴリズムに
従ってプリフエツチ動作を行う。

例えば、チップセレクトは本実施例では、メモリアドレ
ス部の２ビツトにより各キャッシュメモリチップへの割
当てによって行っているが、必ずしもこのようにする必
要はない。

ま念、本実施例においてはプロセサのメモリアドレスの
全ビットをキャッシュメモリチップに印加しているが、
キャッシュメモリチップの嘔分けに使用したブロックア
ドレスの下位２ビツトは、必ずしも印加する必要はない
。

本実施例の説明においては、発明の主旨とは直接関係が
ないので制御回路７の具体的な実現方法、およびタイミ
ング等も官め次動作は省略した。例えば、メモリアクセ
ス要求、およヒ完了償号ｔ″端子に印加するためのゲー
トの制御、ｄ出し／書込みデータのデータ端子への印加
、受取り等については詳細な説明を省略した。

これらは、公知の技術で実現できることは明かである。

また、本実施例におけるディレクトリ１、ならびにリプ
レースメント回路６もキャッシュメモリで採用するマツ
ピング方式に応じ次構成がなされることは明らかであろ
う。本実施例においては、主記憶に１個のプロセサが接
続されるシングルプロセサシステムを想定しているが、
それぞれが本発明によるキャッシュメモリを備えている
複数個のプロセサから成るマルチプロセサシステムにお
いては、各プロセサのキャッシュメモリと主記憶との間
での内容の一致を確保する念めの考慮が必要になる。し
かし、これにつ贋ても公知の種々の方式が適用できるこ
とは明らかであろう。

表口面の簡単な説明 第１図は、本発明によるワンチップキャッシュメモリの
一実施例を示すブロック図である。

第２図は、第１１ｉ９に示すワンチップキャッシュメモ
リを使用したワンチップキャッシュメモリシステムの一
例を示すブロック囚である。

ｌ・・・ディレクトリ　　２・・・データメモリ３・・
・アドレスレジスタ ４・・・読出しデータレジスタ ５・・・書込みデータレジスタ ６・・・リプレースメント回路 ７・・・制御回路 ８・・・ｉＦ込みバツフプレジスタ ２１・・・主記憶 ２２〜２５・・・キャッシュメモリチップ２６・・・プ
ロセサ ２７−・・デコーダ ＰＯ，ＰＡ、ＰＤ、ＭＯ，ＭＡ、ＭＤ、Ｏ８゜ＰＦ・・
・端子

Claims (1)

【特許請求の範囲】
1. プロセサとの間でデータを授受することができ、ブロッ
   クを管理するためのディレクトリおよびブロックデータ
   を保持するためのデータメモリと、前記プロセサからの
   メモリアクセス要求を入力して前記メモリアクセス要求
   が有効であるか否かを確認するとともに前記プロセサか
   らのメモリアクセス要求がプリフエツチを必要とするか
   否かを認識し、前記メモリアクセス要求が有効である場
   合にのみ動作を行い、前記プリフエツチが必要であるメ
   モリ読取り要求に対しては所定のアルゴリズムに従つて
   前記プリフエツチを行うよりに制御するための制御手段
   とを具備し、ワンチップ形に必要デバイスを集積化して
   複数チップを接続できるよりに構成したことを特徴とす
   るワンチップキャッシュメモリ。