JPS6290740A - ワンチツプキヤツシユメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、１チツプの集積回路内にディレクトリもデ
ータメモリも内蔵するワンチップキャッジ−メモリに関
するものであシ、特に複数個のワンチップキャッジ−メ
モリを接続することにより大容量のキャッジ−メモリを
実現することのできる拡張可能なワンチップキャッシュ
メモリに関スるものである。

（従来の技術） プロセッサと主メモリとの間に小容量の高速なバッファ
メモリを設置することによｐ、実効的な主メモリのアク
セス時間を高速化しうろことはコンピユーテイングサー
ベイ（Ｃｏｍｐｕｔｉｎｇ　５ｕｒｖｅｙ　）１４巻３
号１９８２年４７３〜５３０ページに詳しく述べられて
いるように一般によく知られている。

この手法は通常キャッシュメモリと呼ばれ、広く計算機
システムに使用されている。これは、計算機システム上
で実行されるプログラムのメモリアクセスにおいては局
所性があるという性質を利用したものであシ、プロセッ
サから主記憶へのアクセスに際し、アクセスの行なわれ
たワードを含む一定サイズの連続した記憶位置（通常こ
れをブロックと呼ぶ）の内容を主記憶からキャッシュメ
モリに取９込むことによシ、メモリアクセスの大部分は
、高速なキャッシュメモリへのアクセスですみ、低速な
主記憶へのアクセスを不要とすることができる。

キャンシーメモリは、あとで詳しく述べるように、アド
レスレジスタ、データレジスタ、ディレクトｌ）、デー
タメモリ、制御回路等から構成されるが、従来はこれら
は論理ダート、メモリ等のそれぞれの集積回路チップを
組み合わせて構成されていた。しかしながら集積回路に
おいては、チップ内では高速な論理動作ちるいはメモリ
動作が可能であるのに対して、信号線をチップ外に取シ
出す場合にはチップ外の信号線の駆動のためにチップ内
の場合に比べて多大の遅延時間を費やしてしまうために
、キャッジ−メモリ全体としての処理速度を高めること
が困難であるという欠点があった。

一方、集積回路技術の進歩により１チツプの集積度が向
上した場合には、前述のキャノン−メモリ全体を１チツ
プ内に格納することにより、キャノン−メモリの性能を
格段に向上させることが可能となる。しかしながら、キ
ャッジ−メモリを１チツプで実現する場合には集積度の
制限から必ずしも１チツプ内に十分な容量のキャッジ−
メモリを格納できるとは限らず、このような場合には、
複数のキャッジ−メモリチップを組み合わせて大容量の
キャンシーメモリを実現することが必要になる。

この発明は、前述の要求を満たすためになされたもので
、複数のワンチップキャッシュメモリを組み合わせて大
容量のキャンシーメモリを実現することが可能なワンチ
ップキャッシーメモリヲ提供することにある。

（問題点を解決するための手段） この発明のワンチノプキャソンユメモリによれば、同一
チップ上に当該チップの保持しているブロックを管理す
るためのディレクトリ、ブロックデータの保持のための
データメモリ、および関連する制御回路を内蔵し、プロ
セッサからキャッシュメモリへのメモリアクセス要求の
通信のための入出力端子として、メモリアクセスの要求
、完了信号等の第一のアクセス制御信号端子、プロセッ
サからのメモリアドレスのための第一のアドレス信号端
子、プロセッサとのデータのやシとシのための第一のデ
ータ信号端子を有し、キャッジ−メモリから主記憶への
メモリアクセス要求の通信のための入出力端子として第
二のアクセス制御信号端子、第二のアドレス信号端子、
第二のデータ信号端子を有し、当該キャッジ−メモリチ
ップにメモリアクセス要求のあったブロックが存在した
ことを他チップに通知するとともに他チップにおけるブ
ロックの存在の有無を検出するための一致検出端子、当
該キャッジ−メモリチップにおいてブロックの割り当て
を行なうべきであることを指定スルためのチップセレク
ト端子を持ち、プロセッサからのメモリアクセス要求に
際して自チップにおいて要求のあったブロックが見いだ
された場合には自チップ内でアクセスを行ない、自チッ
プにおいて要求のあったブロックが見いだされずかつ他
チップにも見いだされないことが前記一致検出端子によ
シ検出された場合には前記チップセレクト端子に選択信
号が印加されている場合に当該キャッシュメモリチップ
におけるブロックのロードを行なう。

このようなワンチップキャッシュメモリによればその複
数個およびリプレース制御手段（リプレース管理ロソン
、？）を用い、プロセッサからのメモリアクセス要求制
御信号線、アドレス線、データ線を各々すべての前記ワ
ンチップキャッシュメモリの第一のアクセス制御信号端
子、第一のアドレス信号端子、第一のデータ信号端子に
接続し、前記すべてのワンチップキャッシュメモリの第
二のアクセス制御信号端子、第二のアドレス信号端子、
第二のデータ信号端子を、各々メモリアクセス要求制御
信号線、アドレス線、データ線を介して主記憶に接続す
るとともに前記全てのワンチップキャッジ−メモリの一
致検出端子を互いに接続したうえで前記リプレース制御
手段にも接続し、前記リプレース制御手段のチップセレ
クト信号を各々対応するワンチノノキャノンーメモリの
チップセレクト端子に印加し、前記リプレース制御手段
として、前記各ワンチップキャッシュメモリの前記一致
検出端子からの一致検出信号を調べ、前記複数個のワン
チップキャッシュメモ２．すの７いずｎにおいても要求
のあったブロックが見いだされないときに、新にブロッ
クの割り当てを行なうべきワンチップキャッジ美メモリ
を決定し、決定されたワンチップキャッシュメモリに対
してチップセレクト信号を印加するとともに次に選択す
べきワンチップキャッジ−メモリに関する情報を更新す
るようにすることにより、フンチップキャソンユメモリ
内では内蔵するリプレースメントアルゴリズムによシ、
フンチップキャッシュメモリ間では前記リプレース制御
手段の提供するリプレースメントアルゴリズムによジブ
ロックのキャッジ−メモリへの割り当てを行なうことに
よ）ワンチップキャッシュメモリの複数個を１つのキャ
ッジ−メモリとして拡張することができる。

（実施例） 構成 この発明の詳細な説明する。まず、この発明の実施例に
おけるキャッシュメモリチップの構成を第一図によシ説
明する。この実施例においてはキャッシュメモリチップ
は端子として電源、接地、クロック等のための端子と、
プロセッサとの通信のだめの端子として、プロセッサか
らのメモリへのアクセス要求の通知およびキヤノンユメ
モリでのアクセスの完了通知のためのプロセッサアクセ
ス端子ＰＣ、メモリアドレスの通知のためのプロセッサ
アドレス端子ＰＡ、データのやりとシのためのプロセッ
サデータ端子ＰＤをもち、主記憶との通信のための端子
として、同様にメモリアクセス端子ＭＣ，メモリアドレ
ス端子ＭＡ、メモリデータ端子ＭＤをもつ。これに加え
てこのキャッシュメモリチップは、キャッシュメモリチ
ップでのブロックの検出を外部に通知するとともに他の
チップにおけるブロックの検出を検知するための一致検
出端子ＦＳおよび、このキャッシュメモリチップでブロ
ックのロードを行なうべきであることを通知するための
チップセレクト端子Ｃ８を持つ。

プロセンサアドレス端子ＰＡはアドレスレジスタ１１の
入力に印加されておシ、アドレスレジスタ１１のブロッ
クアドレス部の出力はディレクトリ１２に印加されると
ともにメモリアドレス端子ＭＡにも印加されている。ア
ドレスレジスタ１１のブロック内ワードアドレス部の出
力は、制御口Ｍ１３で生成されるワードアドレスととも
にブロック内ワードアドレスとしてデータメモリ１４に
印加されるとともにメモリアドレス端子ＭＡにも印加さ
れている。ディレクトリ１２の一致アドレス出力ＦＢＡ
はデータメモリ１４にブロックアドレスとして印加され
るとともにリプレースメント回路１５にも印加されてい
る。リプレースメント回路１５で生成されたリプレース
すべきデータメモリ１４上のブロックアドレスはディレ
クトリ１２に書込みアドレスとして印加されている。デ
ィレクトリ１２からの一致検出端子Ｆは制御回路１３に
印加されているとともに制御回路１３を介して一数構出
端子ＦＳに出力されている。−数構出端子ＦＳからの人
力は同じく制御回路１３に印加されている。プロセッサ
データ端子ＰＤには読み出しデータレジスタ１６の出力
および書込みデータレジスタ１７の入力側が接続されて
いる。読み出しデータレジスタ１６の入力にはデータメ
モリ１４から読み出しデータが印加され、書込みデータ
レジスタ１４の出力は書込みデータとしてデータメモリ
１４に印加されているとともにメモリデータ端子ＭＤに
も印加されている。チップセレクト端子Ｃ８は制御回路
］３に接続されている。

制御回路１３はプロセッサアクセス端子ＰＣから印加さ
れるキャッジ−メモリの初期化要求、メモリへの書込み
、読み出し要求等の指令を受けて対応する処理を行なう
ための制御回路で、ここで生成される主記憶へのアクセ
ス要求はメモリアクセス端子ＭＣに印加されている。

動作 次にこの発明の実施例におけるキヤノンユメモリチンプ
の動作を説明する。

プロセッサＰ（図示せず）からプロセッサアクセス端子
ＰＣを介して制御回路１３にメモリアクセスの指令が印
加されると、制御回路１３はプロセッサアドレス端子Ｐ
Ａに印加されているメモリアドレスをアドレスレジスタ
１１にセットしたうえで、このブロックアドレス部の値
によシディレクトＩＪ　１２を検索する。その結果、一
致が検出され、ディレクトリ１２の一数構出出力Ｆが値
“１″になった場合、即ち、アクセスの要求のちったア
ドレスヲ含むプロ、ンクが、自キャッンーメモリ上に存
在する場合には一数構出端子ＦＳに値”１”を出力する
とともにディレクトリ１２の出力する一数構出アドレス
ＦＢＡによりリプレースメント回路１５を更新し、同じ
くディレクトリ１２の出力するブロックアドレスＦＢＡ
およびアドレスレジスタ１１のブロック内ワードアドレ
スの値をアドレスとしてデータメモリ１４に対してアク
セスを行なう。即ちアクセス要求が読み出し要求である
場合にはデータメモリ１４を読み、読み出された値を読
み出しデータレジスタ１６に格納し、この出力をプロセ
ッサデータ端子ＰＤに印加したうえでプロセッサアクセ
ス端子ＰＣにアクセスの完了したことを知らせる信号を
印加する。アクセス要求が書込み要求である場合にはプ
ロセッサデータ端子ＰＤ上の書込みデータを書込みデー
タレジスタ１７にセットしたうえで、この値をデータメ
モリ１４に書き込み、プロセッサアクセス端子ＰＣにア
クセスの完了したことを知らせる信号を印加する。

ディレクトリ１２で一致が検出されない場合、即ちアク
セスの要求のあったアドレスを含むブロックが自キャッ
ジーメモリ上に存在しない場合には、制御回路１３は一
数構出端子ＦＳＯ値を調べる。−数構出端子ＦＳに値”
１″が印加されている場合、即ち他チップにブロックが
存在した場合には処理を終了する。−数構出端子ＦＳに
値“０″が印加されている場合、即ち他チノゾにブロッ
クが存在しない場合にはチップセレクト端子Ｃ８を調べ
、これに値″１”が印加されている場合にはブロックの
ロードのために次の処理を行なう。

先ず、リプレースメント回路１５でリプレースすべきデ
ーメツモリ１４上のブロックを決定し、これに対応する
ディレクトリ１２のエントリてアドレスレジスタ１１の
ブロックアドレス部の値を登録する。次に（１アドレス
レジスメ１１のブロックアドレス部の出力と制御回路１
３で生成するブロック内のワードアドレスをメモリアド
レス端子ＭＡに、メモリ読み出し要求をメモリアクセス
端子ＭＣに印加することによシ、主記憶を読み出し、メ
モリデータ端子ＭＤにその読み出されたデータを書込み
データレジスタ１７を介してデータメモリ１４に書き込
む。ブロック内に属する全ワードに対してこれを行なっ
たのち、ディレクトリ１２にこのブロックが有効である
ことを登録することによ）ブロックのロードの処理が完
了する。この後で前述のキャッジ−メモリの読み出しあ
るいは書込みの処理を再実行することによシプロセッサ
からのアクセスが行なわれることになる。チップセレク
ト端子Ｃ８に値“０″が印加されている場合には以上の
ブロックロードの処理は行なわない。

キャッシュメモリシステム 次に第二図によｐ前述したこの発明によるワンチップキ
ャノン−メモリを複数個用いたキャッジ−メモリシステ
ムの構成および動作を説明する。

この実施例においてはキャッシュメモリシステムは四個
のワンチップキャッシュメモリのチップＣ１〜Ｃ４を用
いて実現されているとする。また、リプレース管理ロジ
ックＲＣは内部に２ビツトのカウンタＣＮＴを持ってお
シ、これによシキヤノンユメモリチップ間でファースト
インファーストアウトのリプレースメントアルゴリズム
を実現している。

各キャッシュメモリチップＣＩ、Ｃ２，Ｃ３゜Ｃ４の一
数構出端子ＦＳは１本の信号線ＦＳＬを介して互いに接
続されたうえで、リプレース管理ロジックＲＣに接続さ
れている。各キャッシュメモリチップＣＩ、Ｃ２，Ｃ３
，Ｃ４の一数構出端子ＦＳの出力側はこれによシワイア
ドオア回路を構成してお９、いずれかのキャッシュメモ
リチップで一致検出信号として値”　ｌ　”が印加され
ればこ・Ｏ信号線ＦＳＬの値は１″となるように構成さ
れている。リプレース管理ロジックＲＣからのからのチ
ップセレクト信号の出力として、前記２ビツトのカウン
タＣＮＴの出力をデコードした出力が各々対応するキヤ
ノンユノモリチップＣＩ、Ｃ２，Ｃ３゜Ｃ４のチップセ
レクト端子Ｃ８に印加されている。

プロセッサＰからのアクセス要求信号線ＰＣＬ、アドレ
ス信号線ＰＡＬ　、データ信号線ＰＤＬはナベでのキャ
ッシュメモリチップＣ１，Ｃ２，Ｃ３゜Ｃ４の各々対応
する端子ＰＣ、ＰＡ　、ＰＤにそれぞれ接続されており
、同様にすべてのキャッジ−メモリチップＣＩ、Ｃ２，
Ｃ３，Ｃ４のメモリアクセス端子ＭＣ，メモリアドレス
端子ＭＡ、メモリデータ端子ＭＤは各々アクセス要求信
号線、アドレス信号線、データ信号線に接続され、主記
憶ＭＭに接続されている。プロセッサＰからのアクセス
要求信号線ＰＣＬはリプレース管理ロジックＲＣにも印
加されている。

プロセッサＰからリプレース管理ロジックＲ，Ｃにメモ
リアクセスの指令が印加されると、リプレース管理ロジ
ックＲＣは各キャッシュメモリチップＣ１，Ｃ２，Ｃ３
，Ｃ４での前述のディレクトリ１２の検索の処理が完了
した時点において前記信号線ＦＳＬを調べ、これが値“
０”の場合、即ちいずれのキャッシュメモリチップ０１
〜Ｃ４においても対応するブロックが存在しない場合（
ミスヒツトの場合）には、前記チップセレクト信号で指
定されるキャッシュメモリチップにおける前記ブロック
のロードのための一数構出端子ＦＳのチェックが完了し
た後の時点でカウンタＣＮＴをカウントアツプする。こ
れにより、次にミスヒツトが発生した場合には、今回ブ
ロックロードの行なわれた次のキャッシュメモリチップ
でブロックロードの処理が行なわれることになる。

これにより、この実施例の４個のキャッジ−メモリチッ
プからなるキャッシュメモリにおいては、キャッシュメ
モリで必要なブロックが見い出されないとき、即ちミス
ヒツトのときにはキャッジ−メモリチップ内では、自身
の持つリプレースアルゴリズムで、キャノン−メモリチ
ップ間で：・マ、ファーストインファーストアウトのリ
プレースアルゴリズムで、ブロックのリプレースが行な
われることになる。

このような構成にしてキャソンーメモリの容量を４倍に
することによシ、キャソンーメモリにおいて必要なデー
タが見いだされる確率を高めることができる事になる。

以上この発明の実施例について説明したがこの説明によ
り明らかなようにこの発明ではワンチップキャノン−メ
モリは、同一チップ上に当該チップの保持しているブロ
ックを管理するためのディレクトリ、ブロックデータの
保持のためのデータメモリ、および関連する制御回路を
内蔵し、プロセッサからキャッシュメモリへのメモリア
クセス要求の通信のための入出力端子として、メモリア
クセスの要求、完了信号等のための第一のアクセス制御
信号端子ＰＣ、プロセッサからのメモリアドレスのため
の第一のアドレス信号端子ＰＡ、プロセッサとのデータ
のやりと９のための第一〇デ−タ信号端子ＰＤ、キャッ
ジ−メモリから主記憶との間のメモリアクセス要求の通
信のための入出力端子として第二のアクセス制御信号端
子ＭＣ１第二のアドレス信号端子ＭＡ、第二のデータ信
号端子ＭＤ、当該キャッシュメモリチップにメモリアク
セス要求のあったブロックが存在したことを他チップに
通知するとともに他チップにおけるブロックの存在の有
無を検出するための一致検出端子ＦＳ、当該キャンシュ
メモリチップにおいてブロックの割９轟てを行なうべき
であることを指定するためのチップセレクト端子Ｃ８を
持ち、プロセッサからのメモリアクセス要求に際して自
チップにおいて要求のちったブロックが見いだされた場
合には自チップ内でアクセスを行ない、自チップにおい
て要求のあったブロックが見いだされずかつ他チップに
も見いだされないことが前記−数構出端子ＦＳによシ検
出された場合には前記チップセレクト端子Ｃ８に選択信
号が印加されている場合に当該キャソンユメモリチップ
におけるブロックのロードを行なうものである。

前記ワンチップキャッシュメモリの複数個およびリプレ
ース管理ロジック（リプレース制御手段）を備え、更に
プロセッサからのメモリアクセス要求制御信号線、アド
レス線、データ線は各々すべての前記ワンチップキャッ
シュメモリの第一のアクセス制御信号端子、第一のアド
レス信号端子、第一のデータ信号端子にそれぞれ接続さ
れ、前記すべてのワンチップキャッシュメモリの第二の
アクセス制御信号端子、第二のアドレス信号端子、第二
のデータ信号端子は、各々メモリアクセス要求制御信号
線、アドレス線、データ線を介して主記憶に接続され、
前記全てのワンチップキャッシュメモリの一致検出端子
は互いに接続されたうえで前記リプレース管理ロジック
にも接続され、かつ、前記リプレース管理ロジックのチ
ップセレクト信号は各々対応するワンチップキャッシュ
メモリのチップセレクト端子に接続され、前記リプレー
ス管理ロジックは、前記各ワンチップキャッジ−メモリ
の前記−数構出端子からの一致検出信号を調べ、前記複
数個のワンチップキャッジ−メモリのいずれにおいても
要求のあったブロックが見いだされないときに、新にブ
ロックの割り当てを行なうべきワンチップキャッシュメ
モリを決定し、決定されたワンチップキャッシュメモリ
に対してチップセレクト信号を印加するとともに次に選
択すべきワンチップキャノン−メモリに関する情報を更
新する手段を備えることにより、ワンチップキャッジ−
メモリ内では内蔵するリプレースメントアルゴリズムに
より、ワンチップキャッジ−メモリ間では前記リプレー
ス管理ロジックの提供すルｌ）プレースメントアルゴリ
ズムによりブロックのキャッジ−メモリへの割り当てを
行なうことに１より；’拡、’、’ＦＥＥ可能となる。

以上の主旨に背かぬかぎり、この発明はいくつかの変形
があることは明かであろう。

すなわち、この実施例においてはリプレース管理ロジッ
クＲＣにはプロセッサからのメモリアクセス要求を印加
し、これによりキャッシュメモリチツプにおけるディレ
クトリ１２の検索、ブロックロードのタイミング等を認
識するものとしているが必ずしもこのようにする必要は
なく、たとえば制御回路１３からの一致検出信号をミス
ヒラｉのときにのみ値“１”が端子ＦＳに印加されるよ
うにするとともに一数構出信号線ＦＳＬがワイアドアン
ドのロジックとなるように構成することによシ、前記の
プロセッサからのメモリアクセス要求を印加することな
く必要なタイミングを発生することができるであろう。

前記実施例においてはこの発明の主旨とは直接関係がな
いので制御回路１３の具体的な実現方法およびタイミン
グ等も含めた動作等、たとえばメモリアクセス要求、完
了信号を端子に印加するためのケ゛−トの制御、読み出
し、書込みデータのデータ端子への印加、受は取シ等に
ついては詳細な説明を省略したが、これらは従来知られ
ている技術で実現できることは明かであろう。またこの
実施例におけるディレクトリ１２、リプレースメント回
路１５等も従来のキャッシュメモリで採用するマツピン
グ方式に応じた構成がなされるであろう。リプレース管
理ロジックＲＣに関しても同様である。

また前記実施例においては主記憶に一個のプロセッサカ
接続されるシングルプロセッサシステムを想定している
が、各々がこの発明によるキャッシュメモリを備えてい
る複数個のプロセッサからナルマルチプロセッサシステ
ムにおいては各プロセッサのキャッシュメモリと主記憶
との間での内容の一致を確保するための考慮が必要にな
るが、これについても従来知られている種々の方式が適
用できるでろろう。

【図面の簡単な説明】

第１図はこの発明によるワンチップキャッシュメモリの
一例を示すブロック図、第２図は第１図に示したワンチ
ップキャッシュメモリの複数個を用いて構成したキャッ
シュメモリを示すブロック図である。 ■エ　アドレスレジスタ、１２：ディレクトリ、１３：
制御回路、１４：データメモリ、１５：リプレースメン
ト回路、１６：読み出しデータレジスタ、１７：書込み
データレジスタ、ＭＣ二メモ）ノアクセス端子、ＭＡ：
メモリアドレス端子、ＭＤ°メモリデータ端子、ＰＣ：
プロセッサアクセス端子、Ｐ　Ａ　　プロセッサアト７
ス端子、ＰＤ、プロセッサデータ端子、ＦＳ　−数構出
端子、Ｃ８：チップセレクト端子。

Claims (1)

【特許請求の範囲】
1. （１）同一チップ上に当該チップの保持しているブロッ
   クを管理するためのディレクトリ、ブロックデータの保
   持のためのデータメモリおよび関連する制御回路を内蔵
   し、 プロセッサからキャッシュメモリへのメモリアクセス要
   求の通信のための入出力端子として、メモリアクセスの
   要求、完了信号等のための第一のアクセス制御信号端子
   、 プロセッサからのメモリアドレスのための第一のアドレ
   ス信号端子、 プロセッサとのデータのやりとりのための第一のデータ
   信号端子、 キャッシュメモリから主記憶へのメモリアクセス要求の
   通信のための入出力端子として第二のアクセス制御信号
   端子、第二のアドレス信号端子、第二のデータ信号端子
   、 当該キャッシュメモリチップにメモリアクセス要求のあ
   ったブロックが存在したことを他チップに通知するとと
   もに他チップにおけるブロックの存在の有無を検出する
   ための一致検出端子、当該キャッシュメモリチップにお
   いてブロックの割り当てを行なうべきであることを指定
   するためのチップセレクト端子を持ち、 プロセッサからのメモリアクセス要求に際して自チップ
   において要求のあったブロックが見いだされた場合には
   自チップ内でアクセスを行ない、自チップにおいて要求
   のあったブロックが見いだされず、かつ他チップにも見
   いだされないことが前記一致検出端子により検出された
   場合には前記チップセレクト端子に選択信号が印加され
   ている場合に当該キャッシュメモリチップにおけるブロ
   ックのロードを行なうワンチップキャッシュメモリ。