JPS6255743A - キヤツシユメモリおよびこれを用いたキヤツシユメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、１チツプの集積回路内にディレクトリもデー
タメモリも内蔵するワンチップキャッシュメモリに関す
るものであり、特に複数個のワンチップキャッシュメモ
リを接続することにより大容量のキャッシュメモリを実
現することのできる拡張可能なワンチップキャッシュメ
モリに関するものである。

「従来の技術」 プロセッサと主メモリとの間に小容量の高速なバッファ
メモリを設置することにより、実効的な主メモリのアク
セス時間を高速化しうろことはコンピユーテイングサー
ベイ　（Ｃｏｍｐｕｔｉｎｇ　５ｕｒｖｅｙ）１４巻３
号１９８２年４７３〜５３０ページに詳しく述べられて
いるように一般によく知られている。

この手法は通常キャッシュメモリと呼ばれ、広く計算機
システムに使用されている。これは、計算機システム上
で実行されるプログラムのメモリアクセスにおいては局
所性があるという性質を利用したものであり、プロセッ
サから主メモリへのアクセスに際し、アクセスの行なわ
れたワードを含む一定サイズ（盪）の連続した記憶位置
（１ｆｆｌ常これをブロックと呼ぶ）の内容を主記憶か
らキャッシュメモリに取り込むことにより、メモリアク
セスの大部分は、高速なキャッシュメモリへのアクセス
ですみ、低速な主メモリへのアクセスを不要とすること
ができ、実効的なメモリアクセス時間を短縮することが
できる。

「発明が解決しようとする問題点」 キャッシュメモリは、あとで詳しく述べるように、アド
レスレジスタ、データレジスフ、ディレクトリ、データ
メモリ、制御回路等から構成されるが、従来はこれらは
論理ゲート、メモリ等の集積回路チップを組み合わせて
構成されていた。しかしながら集積回路においては、チ
ップ内では高速な論理動作あるいはメモリ動作が可能で
あるのに対して、信号線をチップ外に取り出す場合には
チップ外の信号線の駆動のためにチップ内の場合に比べ
て多大の遅延時間を費やしてしまうために、キャッシュ
メモリ全体としての処理速度を高めることが困難である
という欠点があった。

一方、集積回路技術の進歩によりｌチップの集積度が向
上した場合には、前述のキャッシュメモリ全体を１チツ
プ内にな格納することにより、キャッシュメモリの性能
を格段に向上させることが可能となる。しかしながら、
キャッシュメモリを１チツプで実現する場合には集積度
の制限から必ずしもｌチップ内に十分な容量のキャッシ
ュメモリを格納できるとは限らず、このような場合には
、複数のキャッシュメモリチップを組み合わせて大容量
のキャッシュメモリを実現することが必要になる。

この発明は、前述の要求を満たすためになされたもので
、この発明の第一の目的はワンチップキャッシュメモリ
を提供することにあり、この発明の第二の目的は複数の
ワンチップキャッシュメモリを組み合わせて大容量のキ
ャッシュメモリを実現することが可能なワンチップキャ
ッシュメモリを提供することにある。

［間刷点を解決するための手段Ｊ この発明において、ワンチップキャッシュメモリは、同
−千ノプ上に当該チップの保持しているブロックを管理
するためのディレクトリ、ブロックデータの保持のため
のデータメモリ、および関連する制御回路を内蔵し、プ
ロセッサからキャッシュメモリへのメモリアクセス要求
の通信のための入出力端子として、メモリアクセスの要
求、完了信号等のための第一のアクセス制御信号端子、
プロセッサからのメモリアドレスのための第一のアドレ
ス信号端子、プロセッサとのデータのやりとりのための
第一のデータ信号端子、キャッシュメモリから主メモリ
との間のメモリアクセス要求の通信のための入出力端子
として第二のアクセス制御信号端子、第二のアドレス信
号端子、第二のデータ信号端子、当該キャッシュメモリ
チップにメモリアクセス要求のあったブロックが存在し
たことを他チップに通知するための一致検出端子、当＝
亥キャッシュメモリチップにおいてブロックの割り当て
を行なうべきであることを指定するためのブロックロー
ド起動端子を持ち、前記ブロックロード起動端子に起動
信号が印加された場合に当該キャッシュメモリチップに
おけるブロックのυ１り当てを行なう。

更にこのようなワンチップキャッシュメモリの複数個お
よびリプレース制御手段を備え、プロセッサからのメモ
リアクセス要求制御信号線、アドレス線、データ線は各
々すべての前記ワンチップキャッシュメモリの第一のア
クセス制御信号端子、第一のアドレス信号端子、第一の
データ信号端子に接続され、 前記すべてのワンチップキャッシュメモリの第二のアク
セス制御信号端子、第二のアドレス信号端子、第二のデ
ータ信号端子は、各々メモリアクセス要求制御信号線、
アドレス線、データ線を介して主メモリに接続され、前
記リプレース制御手段は前記複数個のワンチップキャッ
シュメモリの１１１記第−のアクセス制御信号端子、前
記ブロックロード起動端子および前記一致検出端子に接
続され、 前記各キャッシュメモリの前記一致検出端子からの一敗
検出信号は前記リプレース制御手段に印加され、そのリ
プレース制御手段からのブトｌツクロード起動信号は前
記各キャッシュメモリの対応するブロックロード起動端
子に印加されており、前記リプレース制御手段はプロセ
ッサからのメモリアクセス要求に際して、前記各キャッ
シュメモリの前記一致検出端子からの一致検出信号を調
べ、前記複数個のキャッシュメモリのいずれにおいても
要求のあったブロックが見いだされないときに、新にブ
ロックの割り当てを行なうべきキャッシュメモリを決定
し、その決定されたキャッシュメモリに対してブロック
ロード起動信号を印加することにより、キャッシュメモ
リ間では前記リプレース制御手段の定めるリプレースア
ルゴリズムにより、キャッシュメモリ内ではそのキヤ・
２シユメモリの内蔵するリプレースアルゴリズムに従っ
てロードを行なうことを可能としている。

「実施例」 キャソシュメ・モリチップ この発明の実施例を図面を参照して説明する。

まず、この発明の実施例におけるキャッシュメモリチッ
プの構成を第一図により説明する。この実施例において
はキャッシュメモリチップはメモリーｉに必要とする端
子として図に示してないが、電源、グランド、クロック
等のための端子と、図に示すようなプロセッサとの通信
のための端子として、プロセッサからのメモリへのアク
セス要求の通知およびキャッシュメモリでのアクセスの
完了通知のためのプロセッサアクセス端子ＰＣ、メモリ
アドレスの通知のためのプロセッサアドレス端子ＰＡ、
データのやりとりのためのプロセ・７サデータ端子ＰＤ
をもち、主メモリとの通信のための端子として、同様に
メモリアクセス端子ＭＣ。

メモリアドレス端子ＭΔ、メモリデータ端子ＭＤをもつ
。これに加えてこのキャッシュメモリチップは特に、こ
のキャッシュメモリチップでのブロックの検出を外部に
通知するための一数構出端子ＦＳおよび、このキャッシ
ュメモリチップでのブロックのロードを起動するための
ブロックロード起動端子ＣＳを持つ。

プロセッサアドレス端子ＰＡはアドレスレジスタ１１の
入力に印加されており、アドレスレジスタ１１のブロッ
クアドレス部の出力はディレクトリ１２に印加されると
ともにメモリアドレス端子ＭＡにも印加されている。ア
ドレスレジスタ１１のブロック内ワードアドレス部の出
力は制御回路１３で生成されるワードアドレスとともに
ブロック内ワードアドレスとしてデータメモリ１４に印
加されるとともにメモリアドレス端子ＭＡにも印ｊＪＩ
］されている。ディレクトリ１２の一致アドレス出力Ｆ
ＢＡはデータメモリ１４にブロックアドレスとして印加
されるとともにリプレースメント回路１５にも印加され
ている。リプレースメント回路１５で生成されたリプレ
ースすべきデータメモリ１４上のブロックアドレスはデ
ィレクトリ１２に書込みアドレスとして印加されている
。ディレクトリ１２からの一数構出信号Ｆは制御回路１
３に印加されているとともに制御回路１３を介して一数
構出端子ＦＳに接続されている。プロセッサデータ端子
ＰＤには読み出しデータレジスタ１６の出力側および書
込みデータレジスタ１７の入力側が接続されている。読
み出しデータレジスタ１６の入力側にはデータメモリ１
４からの読み出しデータが印加され、書込みデータレジ
スタ１７の出力は書込みデータとしてデータメモリ１４
に印加されているとともにメモリデータ端子ＭＤにも印
加されている。ブロックロード起動端子Ｃ８は制御回路
１３に印加されている。

制御回路１３はプロセッサアクセス端子ＰＣから印加さ
れるキャッシュメモリの初期化要求、メモリへの書込み
、読み出し要求、ブロックロード起動端子Ｃ５からのブ
ロックロード要求を受けて対応する処理を行なうための
制御回路であり、ここで生成される主メモリへのアクセ
ス要求はメモリアクセス端子ＭＣに印加されている。

キャッシュメモリチップの１作次 にこの発明の実施例におけるキャッシュメモリチップの
動作を説明する。

プロセッサＰ（図示せず）からプロセッサアクセス端子
ＰＣを介して制御回路１３にメモリアクセスの指令が印
加されると、制御回路１３はプロセッサアドレス端子１
’Ａに印加されているメモリアドレスをアドレスレジス
タ１１にセントしたうえで、このブロックアドレス部の
値によりディレクトリ１２を検索する。この検索で一致
が検出され、ディレクトリ１２の一数構出出力Ｆが値“
ｌ”を出力した場合、即ち、アクセスの要求のあったア
ドレスを含むフ゛ロックが自キャンシュメモリ（データ
メモリ１２）上に存在する場合（ヒントした場合）には
、−敗検出端子ＦＳに値“ｌ”を出力するとともにディ
レクトリ１２の出力する一数構出アドレスＦＢＡにより
リプレースメント回路１５を更新し、同じくディレクト
リ１２の出力するブロックアドレスＦＢＡおよびアドレ
スレジスタ１１のブロック内ワードアｉ゛レスの値をア
ドレスとしてデータメモリ１４に対してアクセスを行な
う。即ちアクセス要求が読み出し要求である場合にはデ
ータメモリ１４を読み、その読み出された値を読み出し
データレジスタ１６に格納し、この出力をプロセソサデ
ーク端子ＰＤに印加したうえでプロセッサアクセス端子
ＰＣにアクセスの完了したことを知らせる信号を印加す
る。アクセス要求が書込み要求である場合にはプロセッ
サデータ端子ＰＤ上の書込みデータを書込みデータレジ
スタ１７にセットしたうえで、この値をデータメモリ１
４に書き込み、プロセッサアクセス端子ＰＣにアクセス
の完了したことを知らせる信号を印加する。

ディレクトリ１２で一致が検出されない場合、即ち、ア
クセスの要求のあったアドレスを含むブロックが自キャ
ッシュメモリ　（データメモリ１４）上に存在しない場
合（ミスヒツトの場合）には、制御回路１３はブロック
ロード起動端子ＣＳを調べ、これに値“ｌ”が印加され
ている場合にはブロックのロードのために次の処理を行
なう。

先ず、リプレースメント回路１５でリプレースすべきデ
ータメモリ１４上のブロックを決定し、これに対応する
ディレクトリ１２のエントリにアドレスレジスタ１１の
ブロックアドレス部の値を登録する。次にアドレスレジ
スタ１１のブロックアドレス部の出力と制御回路１３で
生成するブロック内のワードアドレスをメモリアドレス
端子ＭＡに、メモリ読み出し要求をメモリアクセス端子
ＭＣに印加することにより、主メモリ　（図示せず）を
読み出し、これによりメモリデータ端子ＭＤに読み出さ
れたデータを８込みデータレジスタ１７を介してデータ
メモリ１４に書き込む。ブロック内に属する全ワードに
対してこれを行なったのち、ディレクトリ１２にこのブ
ロックが有効であることを登録することによりブロック
のロードの処理が完了する。この後で前述のキャッシュ
メモリの読み出しあるいは凹込みの処理を再実行するこ
とによりプロセッサからのアクセスが行なわれることに
なる。ブロックロード起動端子Ｃ８に値“０”が印加さ
れている場合には以上のブロックロードの処理は行なわ
ない。

キャッシュメモリシステム 次に第二図により前述したこの発明によるワンチップキ
ャッシュメモリを用いたキャッシュメモリシステムの構
成および動作を説明する。この実施例においてはキャッ
シュメモリシステムは四個のキャッシュメモリチップＣ
Ｉ、Ｃ２，Ｃ３，Ｃ４を用いて実現されているとする。

また、リプレース制御手段としてのリプレース管理ロジ
ックＲＣは内部に２ビツトのカウンタＣＮＴを持ってお
り、これによりキャッシュメモリチップ間でファースト
インファーストアウトのリプレースメントアルゴリズム
を実現している。

リプレース管理ロジックＲＣには各キャッシュメモリチ
ップＣ１，Ｃ２，Ｃ３，Ｃ４の一数構出端子ＦＳｉ　（
ｉ＝１．２，３．４）の出力が印加されており、おなじ
くリプレース管理ロジックＲＣからのブロックロード起
動信号Ｃ３ｉ　の出力が各各のキャッシュメモリチップ
Ｃ１，Ｃ２，Ｃ３゜Ｃ４のブロックロード起動端子Ｃ３
に印加されている。

プロセッサＰからのアクセス要求信号線、アドレス信号
線、データ信号線はすべてのキャッシュメモリチップＣ
１，Ｃ２，Ｃ３，Ｃ４の各々対応する端子ＰＣ，ＰＡ、
ＰＤに接続されており、同様にすべてのキャッシュメモ
リチップＣ１，Ｃ２゜Ｃ３，Ｃ４のメモリアクセス端子
ＭＣ、メモリアドレス端子ＭＡ、メモリデータ端子ＭＤ
は各々アクセス要求信号線、アドレス信号線、データ信
号線に接続され主メモリＭＭに印加されている。プロセ
ッサＰからのアクセス要求信号線はリプレース管理ロジ
ックＲＣにも印加されている。

キャッシュメモリシステムの　乍 プロセッサＰからリプレース管理ロジックＲＣにメモリ
アクセスの指令が印加されると、リプレース管理ロジッ
クＲＣは各キャッシュメモリチップＣ１，Ｃ２，Ｃ３，
Ｃ４での前述のディレクトリ１２の検索の処理が完了し
た時点においてキャッシュメモリチップＣ１，Ｃ２，Ｃ
３，ｃ、ｉの一致検出端子ＦＳの出力を調べ、すべてが
値“Ｏ”の場合にはカウンタＣＮＴで指定されるキヤ、
７シユメモリチソプにブロックロード起動信号を印加し
たうえでカウンタＣＮＴをカウントアンプする。

ブロックロード起動信号を印加されたキャッシュメモリ
チップでは前述のブロックロードの処理が行なわれるこ
とになる。

これにより、この実施例の４個のキャッシュメモリチッ
プからなるキャッシュメモリにおいては、キャッシュメ
モリで必要なブロックが見い出されないとき、即ちミス
ヒントのときにはキャッシュメモリチップ内では、自身
の持つリプレースアルゴリズムキャッシュメモリチップ
間では、ファーストインファーストアウトのリプレース
アルゴリズムで、ブロックのリプレースが行なわれるこ
とになる。

このような構成にしてキャッシュメモリの容量を４倍に
することにより、キャッシュメモリにおいて必要なデー
タが見いだされる確率を高めることができる事になる。

以上この発明の実施例について説明したが、この説明に
より明らかなようにこの発明では要は、ワンチップキャ
ッシュメモリは同一チップ上に当該チップの保持してい
るブロックを管理するめだめのディレクトリ、ブロック
ロードの保持のためのデータメモリおよび関連する制御
回路を内蔵し、プロセッサからキャッシュメモリへのメ
モリアクセス要求の通信のための入出力端ｒとして、メ
モリアクセスの要求、完了信号等のための第一のアクセ
ス制御信号端子、プロセンサからのメモリアドレスのた
めの第一のアドレス信号端子、プロセッサとのデータの
やりとりのための第一のデータ１３号端子、キャッシュ
メモリから主メモリとの間のメモリアクセス要求の通信
のための入出力端子として第二のアクセス制御信号端子
、第二のアドレス信号端子、第二のデータ信号端子、当
該キャッシュメモリチップにメモリアクセス要求のあっ
たブロックが存在したことを他チップに通知するための
一致検出端子、当該キャッシュメモリチップにおいてブ
ロックの割り当てを行なうべきであることを指定するた
めのブロックロード起動端子を持ち、前記ブロックロー
ド起動端子に起動信号が印加された場合に当該キャッシ
ュメモリチップにおけるブロックの割り当てを行なうこ
とを特長とするキャッシュメモリを提供することにあり
、さらに前記のキャッシュメモリの複数個およびリプレ
ース制御手段を備え、プロセッサからのメモリアクセス
要求制御信号線、アドレス線、データ線は各々すべての
前記キャッシュメモリの第一のアクセス制御信号端子、
第一のアドレス信号端子、第一のデータ信号端子に接続
され、前記すべてのキャッシュメモリの第二のアクセス
制御信号端子、第二のアドレス信号端子、第二のデータ
信号端子は、各々メモリアクセス要求制御信号線、アド
レス線、データ線を介して主メモリに接続され、前記リ
プレース制御手段は前記複数個のキャッシュメモリの前
記第一のアクセス制御信号端子、前記ブロックロード起
動端子、および前記一致検出端子に接続され、前記各キ
ャソソユメモリの前記一致検出端子からの一致検出信号
は前記リプレース制御手段に印加され、そのリプレース
制御手段からのブロックロード起動信号は前記各キャン
シュメモリの対応するブロックロード起動端子に印加さ
れており、前記リプレース制御手段はプロセッサからの
メモリアクセス要求に際して、前記各キャッシュメモリ
の前記一致検出端子からの一致検出信号を調べ、前記複
数個のキャッシュメモリのいずれにおいても要求のあっ
たブロックが見いだされないときに、新にブロックの割
り当てを行なうべきキャッシュメモリを決定し、決定さ
れたキャッシュメモリに対してブロックロード起動信号
を印加することにより、キャッシュメモリ間では前記リ
プレース制御手段の定めるリプレースアルゴリズムによ
り、前記キャッシュメモリ内ではそのキャッシュメモリ
の内蔵するリプレースアルゴリズムに従ってロードを行
なう拡張可能なキャッシュメモリシステムを提供するこ
とにある。

この要旨に背かぬかぎりいくつかの実現方法があること
は明らかであろう。たとえば、この実施例ではチップ間
のリプレースメンドア火プリズムとしてファーストイン
ファーストアウトのアルゴリズムを採用したが、リプレ
ース管理ロジックＲＣ内に各キャッシュメモリチップで
ブロックが見出された順序を管理するロジックを持たせ
ることにより、チップ間でもＬＲＵのリプレースメント
アルゴリズムとすることも可能である。また、この実施
例の説明においてはメモリアクセスのタイミングを認識
するためにリプレース管理ロジックＲＣにはプロセッサ
からのメモリアクセス要求信号が印加されているとして
いるが、必ずしもこのような構成にする必要はなく、た
とえばキャッシュメモリチップの一数構出端子ＦＳには
チ°・７プ内でミスヒツトが検出されたときにのみ値“
１”を出力することによりブロックロード起動信号を生
成することも可能であろう。

また、この実施例の説明においてはこの発明の要旨とは
直接関係がないの、で制御回路１３の具体的な実現方法
およびタイミング等も含めた動作等、たとえばメモリア
クセス要求、完了信号を端子に印加するための仝−トの
制御、読み出し、書込みデータのデータ端子への印加、
受は取り等についても詳細な説明は省略したが、これら
は従来知られている技術で実現できることは明かであろ
う。

リプレース管理ロジックＲＣに関しても同様である。ま
たこの実施例においては説明の簡単のためにマツピング
方式としては最も単純なフルアソシアティブ方式を想定
しているが、他の方式にすることも可能であり、たとえ
ばセットアソシアティブ方式を採用した場合には、当然
これに伴ってディレクト１月２、データメモ１月４、リ
プレースメント回路１５、制御回路１３等の構成もこれ
に対応したものとなるのは当然であろう。

またこの実施例においては主メモリに一個のプロセッサ
が接続されるシングルブロセノサンステムを想定してい
るが、各々がこの発明によるキャッシュメモリを備えて
いる複数個のプロセ、すからなるマルチプロセソサシス
テノ、においては各プロセッサのキャッシュメモリと主
メモリとの間での内容の一敗を確保するための考慮が必
要になるが、これについても従来知られている種々の方
式が適用できるであろう。

「発明の効果」 以上述べたようにこの発明によればキャッシュメモリＣ
ｌ−Ｃ４はそれぞれそれ自体でキャッシュメモリとして
動作し、しかもそれぞれ１つの半導体チップとして構成
されているから高速度に動作する。またこの１チツプキ
ヤツシユメモリは記憶容量はそれ程大きくないため、集
積化が容易である。この１チツプキヤツシユメモリを’
ｆＭ数個用いると共にその何れに対してロードさせるか
の制御をリプレース制御手段で行なうことにより、記憶
容量を拡張し、しかも高速で動作するキャッシュメモリ
システムが容易に実現される。

【図面の簡単な説明】

第１図はこの発明によるキャッシュメモリの例を示すブ
ロック図、第２図はこの発明によるキャッシュメモリシ
ステムの例を示すプロ・７り図である。 ｌｌニアドレスレジスタ、１２：ディレクトリ、１３：
制御回路、１４：データメモリ、１５：リプレースメン
ト回路、１６：読み出しデータレジスタ、１７：書込み
データレジスタ、ＭＣ：メモリアクセス端子、ＭＡ：メ
モリアドレス端子、ＭＤ：メモリデータ端子、ＰＣ：プ
ロセソサアクセス端子、ＰΔ：プロセソサアドレス端子
、ＰＤ：プロセソサデータ端子、ＦＳニ一致検出端子、
ＣＳニブロックロード起動端子、ＭＭ：土メモリ、Ｃ１
，Ｃ２，Ｃ３，ｃ、ｔ：・トヤノシュメモリチップ、Ｐ
：プロセッサ、ＲＣ：リプレース管理ロジック。

Claims (2)

【特許請求の範囲】
1. （１）同一チップ上に当該チップの保持しているブロッ
   クを管理するためのディレクトリ、ブロックデータの保
   持のためのデータメモリおよび関連する制御回路を内蔵
   し、 プロセッサからキャッシュメモリへのメモリアクセス要
   求の通信のための入出力端子として、メモリアクセスの
   要求、完了信号等のための第一のアクセス制御信号端子
   、プロセッサからのメモリアドレスのための第一のアド
   レス信号端子、プロセッサとのデータのやりとりのため
   の第一のデータ信号端子、 キャッシュメモリから主メモリとの間のメモリアクセス
   要求の通信のための入出力端子として、第二のアクセス
   制御信号端子、第二のアドレス信号端子、第二のデータ
   信号端子、 当該キャッシュメモリチップにメモリアクセス要求のあ
   ったブロックが存在したことを他チップに通知するため
   の一致検出端子、当該キャッシュメモリチップにおいて
   ブロックの割り当てを行なうべきであることを指定する
   ためのブロックロード起動端子を持ち、 前記ブロックロード起動端子に起動信号が印加された場
   合に当該キャッシュメモリチップにおけるブロックの割
   り当てを行なうキャッシュメモリ。
2. （２）同一チップ上に当該チップの保持しているブロッ
   クを管理するためのディレクトリ、ブロックデータの保
   持のためのデータメモリおよび関連する制御回路を内蔵
   し、 プロセッサからキャッシュメモリへのメモリアクセス要
   求の通信のための入出力端子として、メモリアクセスの
   要求、完了信号等のための第一のアクセス制御信号端子
   、プロセッサからのメモリアドレスのための第一のアド
   レス信号端子、プロセッサとのデータのやりとりのため
   の第一のデータ信号端子、 キャッシュメモリから主メモリとの間のメモリアクセス
   要求の通信のための入出力端子として、第二のアクセス
   制御信号端子、第二のアドレス信号端子、第二のデータ
   信号端子、 当該キャッシュメモリチップにメモリアクセス要求のあ
   ったブロックが存在したことを他チップに通知するため
   の一致検出端子、当該キャッシュメモリチップにおいて
   ブロックの割り当てを行なうべきであることを指定する
   ためのブロックロード起動端子を持ち、 前記ブロックロード起動端子に起動信号が印加された場
   合に当該キャッシュメモリチップにおけるブロックの割
   り当てを行なうキャッシュメモリの複数個およびリプレ
   ース制御手段を備え、プロセッサからのメモリアクセス
   要求制御信号線、アドレス線、データ線は各々すべての
   前記キャッシュメモリの第一のアクセス制御信号端子、
   第一のアドレス信号端子、第一のデータ信号端子に接続
   され、 前記すべてのキャッシュメモリの第二のアクセス制御信
   号端子、第二のアドレス信号端子、第二のデータ信号端
   子は、各々メモリアクセス要求制御信号線、アドレス線
   、データ線を介して前記主メモリに接続され、前記リプ
   レース制御手段は前記複数個のキャッシュメモリの前記
   第一のアクセス制御信号端子、前記ブロックロード起動
   端子および前記一致検出端子に接続され、 前記各キャッシュメモリの前記一致検出端子からの一致
   検出信号は前記リプレース制御手段に印加され、そのリ
   プレース制御手段からのブロックロード起動信号は前記
   各キャッシュメモリの対応するブロックロード起動端子
   に印加され、前記リプレース制御手段はプロセッサから
   のメモリアクセス要求に際して、前記各キャッシュメモ
   リの前記一致検出端子からの一致検出信号を調べ、前記
   複数個のキャッシュメモリのいずれにおいても要求のあ
   ったブロックが見いだされないときに、新にブロックの
   割り当てを行なうべきキャッシュメモリを決定し、その
   決定されたキャッシュメモリに対してブロックロード起
   動信号を印加することにより、キャッシュメモリ間では
   前記リプレース制御手段の定めるリプレースアルゴリズ
   ムにより、キャッシュメモリ内では前記キャッシュメモ
   リの内蔵するリプレースアルゴリズムに従ってロードを
   行なうキャッシュメモリシステム。