JPH0467662B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、１チツプの集積回路内にデイレク
トリもデータメモリも内蔵するワンチツプキヤツ
シユメモリに関するものであり、特に複数個のワ
ンチツプキヤツシユメモリを接続することにより
大容量のキヤツシユメモリを実現することのでき
る拡張可能なワンチツプキヤツシユメモリに関す
るものである。

（従来の技術） プロセツサと主メモリとの間に小容量の高速な
バツフアメモリを設置することにより、実効的な
主メモリのアクセス時間を高速化しうることはコ
ンピユーテイングサーベイ（computing
Survey）14巻３号1982年473〜530ページに詳し
く述べられているように一般によく知られてい
る。

この手法は通常キヤツシユメモリと呼ばれ、広
く計算機システムに使用されている。これは、計
算機システム上で実行されるプログラムのメモリ
アクセスにおいては局所性があるという性質を利
用したものであり、プロセツサから主記憶へのア
クセスに際し、アクセスの行なわれたワードを含
む一定サイズの連続した記憶位置（通常これをブ
ロツクと呼ぶ）の内容を主記憶からキヤツシユメ
モリに取り込むことにより、メモリアクセスの大
部分は、高速なキヤツシユメモリへのアクセスで
すみ、低速な主記憶へのアクセスを不要とするこ
とができる。

キヤツシユメモリは、あとで詳しく述べるよう
に、アドレスレジスタ、データレジスタ、デイレ
クトリ、データメモリ、制御回路等から構成され
るが、従来はこれらは論理ゲート、メモリ等のそ
れぞれの集積回路チツプを組み合わせて構成され
ていた。しかしながら集積回路においては、チツ
プ内では高速な論理動作あるいはメモリ動作が可
能であるのに対して、信号線をチツプ外に取り出
す場合にはチツプ外の信号線の駆動のためにチツ
プ内の場合に比べて多大の遅延時間を費やしてし
まうために、キヤツシユメモリ全体としての処理
速度を高めることが困難であるという欠点があつ
た。

一方、集積回路技術の進歩により１チツプの集
積度が向上した場合には、前述のキヤツシユメモ
リ全体を１チツプ内に格納することにより、キヤ
ツシユメモリの性能を格段に向上させることが可
能となる。しかしながら、キヤツシユメモリを１
チツプで実現する場合には集積度の制限から必ず
しも１チツプ内に十分な容量のキヤツシユメモリ
を格納できるとは限らず、このような場合には、
複数のキヤツシユメモリチツプを組み合わせて大
容量のキヤツシユメモリを実現することが必要に
なる。

この発明は、前述の要求を満たすためになされ
たもので、複数のワンチツプキヤツシユメモリを
組み合わせて大容量のキヤツシユメモリを実現す
ることが可能なワンチツプキヤツシユメモリを提
供することにある。

（問題点を解決するための手段） この発明のワンチツプキヤツシユメモリによれ
ば、同一チツプ上に当該チツプの保持しているブ
ロツクを管理するためのデイレクトリ、ブロツク
データの保持のためのデータメモリ、および関連
する制御回路を内蔵し、プロセツサからキヤツシ
ユメモリへのメモリアクセス要求の通信のための
入出力端子として、メモリアクセスの要求、完了
信号等の第一のアクセス制御信号端子、プロセツ
サからのメモリアドレスのための第一のアドレス
信号端子、プロセツサとのデータのやりとりのた
めの第一のデータ信号端子を有し、キヤツシユメ
モリから主記憶へのメモリアクセス要求の通信の
ための入出力端子として第二のアクセス制御信号
端子、第二のアドレス信号端子、第二のデータ信
号端子を有し、当該キヤツシユメモリチツプにメ
モリアクセス要求のあつたブロツクが存在したこ
とを他のチツプに通知するとともに他チツプにお
けるブロツクの存在の有無を検出するための一致
検出端子、当該キヤツシユメモリチツプにおいて
ブロツクの割り当てを行なうべきであることを指
定するためのチツプセレクト端子を持ち、プロセ
ツサからのメモリアクセス要求に際して自チツプ
において要求のあつたブロツクが見いだされた場
合には自チツプ内でアクセスを行ない、自チツプ
において要求のあつたブロツクが見いだされずか
つ他チツプにも見いだされないことが前記一致検
出端子により検出された場合には前記チツプセレ
クト端子に選択信号が印加されている場合に当該
キヤツシユメモリチツプにおけるブロツクのロー
ドを行なう。

このようなワンチツプキヤツシユメモリによれ
ばその複数個およびリプレース制御手段（リプレ
ース管理ロジツク）を用い、プロセツサからのメ
モリアクセス要求制御信号線、アドレス線、デー
タ線を各々すべての前記ワンチツプキヤツシユメ
モリの第一のアクセス制御信号端子、第一のアド
レス信号端子、第一のデータ信号端子に接続し、
前記すべてのワンチツプキヤツシユメモリの第二
のアクセス制御信号端子、第二のアドレス信号端
子、第二のデータ信号端子を、各々メモリアクセ
ス要求制御信号線、アドレス線、データ線を介し
て主記憶に接続するとともに前記全てのワンチツ
プキヤツシユメモリの一致検出端子を互いに接続
したうえで前記リプレース制御手段にも接続し、
前記リプレース制御手段のチツプセレクト信号を
各々対応するワンチツプキヤツシユメモリのチツ
プセレクト端子に印加し、前記リプレース制御手
段として、前記各ワンチツプキヤツシユメモリの
前記一致検出端子からの一致検出信号を調べ、前
記各数個のワンチツプキヤツシユメモリのいずれ
においても要求のあつたブロツクが見いだされな
いときに、新にブロツクの割り当てを行なうべき
ワンチツプキヤツシユメモリを決定し、決定され
たワンチツプキヤツシユメモリに対してチツプセ
レクト信号を印加するとともに次に選択すべきワ
ンチツプキヤツシユメモリに関する情報を更新す
るようにすることにより、ワンチツプキヤツシユ
メモリ内では内蔵するリプレースメントアルゴリ
ズムにより、ワンチツプキヤツシユメモリ間では
前記リプレース制御手段の提供するリプレースメ
ントアルゴリズムによりブロツクのキヤツシユメ
モリへの割り当てを行なうことによりワンチツプ
キヤツシユメモリの複数個を１つのキヤツシユメ
モリとして拡張することができる。

（実施例） 構 成 この発明の実施例を説明する。まず、この発明
の実施例におけるキヤツシユメモリチツプの構成
を第一図により説明する。この実施例においては
キヤツシユメモリチツプは端子として電源、接
地、クロツク等のための端子と、プロセツサとの
通信のための端子として、プロセツサからのメモ
リへのアクセス要求の通知およびキヤツシユメモ
リでのアクセスの完了通知のためのプロセツサア
クセス端子PC、メモリアドレスの通知のための
プロセツサアドレス端子PA、データのやりとり
のためのプロセツサデータ端子PDをもち、主記
憶との通信のための端子として、同様にメモリア
クセス端子MC、メモリアドレス端子MA、メモ
リデータ端子MDをもつ。これに加えてこのキヤ
ツシユメモリチツプは、キヤツシユメモリチツプ
でのブロツクの検出を外部に通知するとともに他
のチツプにおけるブロツクの検出を検知するため
の一致検出端子FSおよび、このキヤツシユメモ
リチツプでブロツクのロードを行なうべきである
ことを通知するためのチツプセレクト端子CSを
持つ。

プロセツサアドレス端子PAはアドレスレジス
タ１１の入力に印加されており、アドレスレジス
タ１１のブロツクアドレス部の出力はデイレクト
リ１２に印加されるとともにメモリアドレス端子
MAにも印加されている。アドレスレジスタ１１
のブロツク内ワードアドレス部の出力は、制御回
路１３で生成されるワードアドレスとともにブロ
ツク内ワードアドレスとしてデータメモリ１４に
印加されるとともにメモリアドレス端子MAにも
印加されている。デイレクトリ１２の一致アドレ
ス出力FBAはデータメモリ１４にブロツクアド
レスとして印加されるとともにリプレースメント
回路１５にも印加されている。リプレースメント
回路１５で生成されたリプレースすべきデータメ
モリ１４上のブロツクアドレスはデイレクトリ１
２に書込みアドレスとして印加されている。デイ
レクトリ１２からの一致検出信号Ｆは制御回路１
３に印加されているとともに制御回路１３を介し
て一致検出端子FSに出力されている。一致検出
端子FSからの入力は同じく制御回路１３に印加
されている。プロセツサデータ端子PDには読み
出しデータレジスタ１６の出力および書込みデー
タレジスタ１７の入力側が接続されている。読み
出しデータレジスタ１６の入力にはデータメモリ
１４から読み出しデータが印加され、書込みデー
タレジスタ１４の出力は書込みデータとしてデー
タメモリ１４に印加されているとともにメモリデ
ータ端子MDにも印加されている。チツプセレク
ト端子CSは制御回路１３に接続されている。

制御回路１３はプロセツサアクセス端子PCか
ら印加されるキヤツシユメモリの初期化要求、メ
モリへの書込み、読み出し要求等の指令を受けて
対応する処理を行なうたための制御回路で、ここ
で生成される主記憶へのアクセス要求はメモリア
クセス端子MCに印加されている。

動 作 次にこの発明の実施例におけるキヤツシユメモ
リチツプの動作を説明する。

プロセツサＰ（図示せず）からプロセツサアク
セス端子PCを介して制御回路１３にメモリアク
セスの指令が印加されると、制御回路１３はプロ
セツサアドレス端子PAに印加されているメモリ
アドレスをアドレスレジスタ１１にセツトしたう
えで、このブロツクアドレス部の値によりデイレ
クトリ１２を検索する。その結果、一致が検出さ
れ、デイレクトリ１２の一致検出出力Ｆが値
“１”になつた場合、即ち、アクセスの要求のあ
つたアドレスを含むブロツクが、自キヤツシユメ
モリ上に存在する場合には一致検出端子FSに値
“１”を出力するとともにデイレクトリ１２の出
力する一致検出アドレスFBAによりリプレース
メント回路１５を更新し、同じくデイレクト１２
の出力するブロツクアドレスFBAおよびアドレ
スレジスタ１１のブロツク内ワードアドレスの値
をアドレスとしてデータメモリ１４に対してアク
セスを行なう。即ちアクセス要求が読み出し要求
である場合にはデータメモリ１４を読み、読み出
された値を読み出しデータレジスタ１６に格納
し、この出力をプロセツサデータ端子PDに印加
したうえでプロセツサアクセス端子PCにアクセ
スの完了したことを知らせる信号を印加する。ア
クセス要求が書込み要求である場合にはプロセツ
サデータ端子PD上の書込みデータを書込みデー
タレジスタ１７にセツトしたうえで、この値をデ
ータメモリ１４に書き込み、プロセツサアクセス
端子PCにアクセスの完了したことを知らせる信
号を印加する。

デイレクトリ１２で一致が検出されない場合、
即ちアクセスの要求のあつたアドレスを含むブロ
ツクが自キヤツシユメモリ上に存在しない場合に
は、制御回路１３は一致検出端子FSの値を調べ
る。一致検出端子FSに値“１”が印加されてい
る場合、即ち他チツプにブロツクが存在した場合
には処理を終了する。一致検出端子FSに値“０”
が印加されている場合、即ち他チツプにブロツク
が存在しない場合にはチツプセレクト端子CSを
調べ、これに値“１”が印加されている場合には
ブロツクのロードのために次の処理を行なう。

先ず、リプレースメント回路１５でリプレース
すべきデータメモリ１４上のブロツクを決定し、
これに対応するデイレクトリ１２のエントリにア
ドレスレジスタ１１のブロツクアドレス部の値を
登録する。次にアドレスレジスタ１１のブロツク
アドレス部の出力と制御回路１３で生成するブロ
ツク内のワードアドレスをメモリアドレス端子
MAに、メモリ読み出し要求をメモリアクセス端
子MCに印加することにより、主記憶を読み出
し、メモリデータ端子MDにその読み出されたデ
ータを書込みデータレジスタ１７を介してデータ
メモリ１４に書き込む。ブロツク内に属する全ワ
ードに対してこれを行なつたのち、デイレクトリ
１２にこのブロツクが有効であることを登録する
ことによりブロツクのロードの処理が完了する。
この後で前述のキヤツシユメモリの読み出しある
いは書込みの処理を再実行することによりプロセ
ツサからのアクセスが行なわれることになる。チ
ツプセレクト端子CSに値“０”が印加されてい
る場合には以上のブロツクロードの処理は行なわ
ない。

キヤツシユメモリシステム 次に第二図により前述したこの発明によるワン
チツプキヤツシユメモリを複数個用いたキヤツシ
ユメモリシステムの構成および動作を説明する。
この実施例においてはキヤツシユメモリシステム
は四個のワンチツプキヤツシユメモリのチツプＣ
１〜Ｃ４を用いて実現されているとする。また、
リプレース管理ロジツクRCは内部に２ビツトの
カウンタCNTを持つており、これによりキヤツ
シユメモリチツプ間でフアーストインフアースト
アウトのリプレースメントアルゴリズムを実現し
ている。。

各キヤツシユメモリチツプＣ１，Ｃ２，Ｃ３，
Ｃ４の一致検出端子FSは１本の信号線FSLを介
して互いに接続されたうえで、リプレース管理ロ
ジツクRCに接続されている。各キヤツシユメモ
リチツプＣ１，Ｃ２，Ｃ３，Ｃ４の一致検出端子
FSの出力側はこれによりワイアドオア回路を構
成しており、いずれかのキヤツシユメモリチツプ
で一致検出信号として値“１”が印加されればこ
の信号線FSLの値は“１”となるように構成され
ている。リプレース管理ロジツクRCからのから
のチツプセレクト信号の出力として、前記２ビツ
トのカウンタCNTの出力をデコードした出力が
各々対応するキヤツシユメモリチツプＣ１，Ｃ
２，Ｃ３，Ｃ４のチツプセレクト端子CSに印加
されている。

プロセツサＰからのアクセス要求信号線PCL、
アドレス信号線PAL、データ信号線PDLはすべ
てのキヤツシユメモリチツプＣ１，Ｃ２，Ｃ３，
Ｃ４の各々に対応する端子PC，PA，PDにそれ
ぞれ接続されており、同様にすべてのキヤツシユ
メモリチツプＣ１，Ｃ２，Ｃ３，Ｃ４のメモリア
クセス端子MC、メモリアドレス端子MA、メモ
リデータ端子MDは各々アクセス要求信号線、ア
ドレス信号線、データ信号線に接続され、主記憶
MMに接続されている。プロセツサＰからのアク
セス要求信号線PCLはリプレース管理ロジツク
RCにも印加されている。

プロセツサＰからリプレース管理ロジツクRC
にメモリアクセスの指令が印加されると、リプレ
ース管理ロジツクRCは各キヤツシユメモリチツ
プＣ１，Ｃ２，Ｃ３，Ｃ４での前述のデイレクト
リ１２の検索の処理が完了した時点において前記
信号線FSLを調べ、これが値“０”の場合、即ち
いずれのキヤツシユメモリチツプＣ１〜Ｃ４にお
いても対応するブロツクが存在しない場合（ミス
ヒツトの場合）には、前記チツプセレクト信号で
指定されるキヤツシユメモリチツプにおける前記
ブロツクのロードのための一致検出端子FSのチ
エツクが完了した後の時点でカウンタCNTをカ
ウントアツプする。これにより、次にミスヒツト
が発生した場合には、今回ブロツクロードの行な
われた次のキヤツシユメモリチツプでブロツクロ
ードの処理が行なわれることになる。

これにより、この実施例の４個のキヤツシユメ
モリチツプからなるキヤツシユメモリにおいて
は、キヤツシユメモリで必要なブロツクが見い出
されないとき、即ちミスヒツトのときにはキヤツ
シユメモリチツプ内では、自身の持つリプレース
アルゴリズムで、キヤツシユメモリチツプ間で
は、フアーストインフアーストアウトのリプレー
スアルゴリズムで、ブロツクのリプレースが行な
われることになる。

このような構成にしてキヤツシユメモリの容量
を４倍にすることにより、キヤツシユメモリにお
いて必要なデータが見いだされる確率を高めるこ
とができる事になる。

以上この発明の実施例について説明したがこの
説明により明らかなようにこの発明ではワンチツ
プキヤツシユメモリは、同一チツプ上に当該チツ
プの保持しているブロツクを管理するためのデイ
レクトリ、ブロツクデータの保持のためのデータ
メモリ、および関連する制御回路を内蔵し、プロ
セツサからキヤツシユメモリへのメモリアクセス
要求の通信のための入出力端子として、メモリア
クセスの要求、完了信号等のための第一のアクセ
ス制御信号端子PC、プロセツサからのメモリア
ドレスのための第一のアドレス信号端子PA、プ
ロセツサとのデータのやりとりのための第一のデ
ータ信号端子PD、キヤツシユメモリから主記憶
との間のメモリアクセス要求の通信のための入出
力端子として第二のアクセス制御信号端子MC、
第二のアドレス信号端子MA、第二のデータ信号
端子MD、当該キヤツシユメモリチツプにメモリ
アクセス要求のあつたブロツクが存在したことを
他チツプに通知するとともに他チツプにおけるブ
ロツクの存在の有無を検出するための一致検出端
子FS、当該キヤツシユメモリチツプにおいてブ
ロツクの割り当てを行なうべきであることを指定
するためのチツプセレクト端子CSを持ち、プロ
セツサからのメモリアクセス要求に際して自チツ
プにおいて要求のあつたブロツクが見いだされた
場合には自チツプ内でアクセスを行ない、自チツ
プにおいて要求のあつたブロツクが見いだされず
かつ他チツプにも見いだされないことが前記一致
検出端子FSにより検出された場合には前記チツ
プセレクト端子CSに選択信号が印加されている
場合に当該キヤツシユメモリチツプにおけるブロ
ツクのロードを行なうものである。

前記ワンチツプキヤツシユメモリの複数個およ
びリプレース管理ロジツク（リプレース制御手
段）を備え、更にプロセツサからのメモリアクセ
ス要求制御信号線、アドレス線、データ線は各々
すべての前記ワンチツプキヤツシユメモリの第一
のアクセス制御信号端子、第一のアドレス信号端
子、第一のデータ信号端子にそれぞれ接続され、
前記すべてのワンチツプキヤツシユメモリの第二
のアクセス制御信号端子、第二のアドレス信号端
子、第二のデータ信号端子は、各々メモリアクセ
ス要求制御信号線、アドレス線、データ線を介し
て主記憶に接続され、前記全てのワンチツプキヤ
ツシユメモリの一致検出端子は互いに接続された
うえで前記リプレース管理ロジツクにも接続さ
れ、かつ、前記リプレース管理ロジツクのチツプ
セレクト信号は各々対応するワンチツプキヤツシ
ユメモリのチツプセレクト端子に接続され、前記
リプレース管理ロジツクは、前記各ワンチツプキ
ヤツシユメモリの前記一致検出端子からの一致検
出信号を調べ、前記複数個のワンチツプキヤツシ
ユメモリのいずれにおいても要求のあつたブロツ
クが見いだされないときに、新にブロツクの割り
当てを行なうべきワンチツプキヤツシユメモリを
決定し、決定されたワンチツプキヤツシユメモリ
に対してチツプセレクト信号を印加するとともに
次に選択すべきワンチツプキヤツシユメモリに関
する情報を更新する手段を備えることにより、ワ
ンチツプキヤツシユメモリ内では内蔵するリプレ
ースメントアルゴリズムにより、ワンチツプキヤ
ツシユメモリ間では前記リプレース管理ロジツク
の提供するリプレースメントアルゴリズムにより
ブロツクのキヤツシユメモリへの割り当てを行な
うことにより拡張可能となる。以上の主旨に背か
ぬかぎり、この発明はいくつかの変形があること
は明かであろう。

すなわち、この実施例においてはリプレース管
理ロジツクRCにはプロセツサからのメモリアク
セス要求を印加し、これによりキヤツシユメモリ
チツプにおけるデイレクトリ１２の検索、ブロツ
クロードのタイミング等を認識するものとしてい
るが必ずしもこのようにする必要はなく、たとえ
ば制御回路１３からの一致検出信号をミスヒツト
のときにのみ値“１”が端子FSに印加されるよ
うにするとともに一致検出信号線FSLがワイアド
アンドのロジツクとなるように構成することによ
り、前記のプロセツサからのメモリアクセス要求
を印加することなく必要なタイミングを発生する
ことができるであろう。

前記実施例においてはこの発明の主旨とは直接
関係がないので制御回路１３の具体的な実現方法
およびタイミング等も含めた動作等、たとえばメ
モリアクセス要求、完了信号を端子に印加するた
めのゲートの制御、読み出し、書込みデータのデ
ータ端子への印加、受け取り等については詳細な
説明を省略したが、これらは従来知られている技
術で実現できることは明かであろう。またこの実
施例におけるデイレクトリ１２、リプレースメン
ト回路１５等も従来のキヤツシユメモリで採用す
るマツピング方式に応じた構成がなされるであろ
う。リプレース管理ロジツクRCに関しても同様
である。

また前記実施例においては主記憶に一個のプロ
セツサが接続されるシングルプロセツサシステム
を想定しているが、各々がこの発明によるキヤツ
シユメモリを備えている複数個のプロセツサから
なるマルチプロセツサシステムにおいては各プロ
セツサのキヤツシユメモリと主記憶との間での内
容の一致を確保するための考慮が必要になるが、
これについても従来知られている種々の方式が適
用できるであろう。

【図面の簡単な説明】

第１図はこの発明によるワンチツプキヤツシユ
メモリの一例を示すブロツク図、第２図は第１図
に示したワンチツプキヤツシユメモリの複数個を
用いて構成したキヤツシユメモリを示すブロツク
図である。 １１：アドレスレジスタ、１２：デイレクト
リ、１３：制御回路、１４：データメモリ、１
５：リプレースメント回路、１６：読み出しデー
タレジスタ、１７：書込みデータレジスタ、
MC：メモリアクセス端子、MA：メモリアドレ
ス端子、MD：メモリデータ端子、PC：プロセ
ツサアクセス端子、PA：プロセツサアドレス端
子、PD：プロセツサデータ端子、FS：一致検出
端子、CS：チツプセレクト端子。

Claims (1)

1. 【特許請求の範囲】 １ 同一チツプ上に当該チツプの保持しているブ
   ロツクを管理するためのデイレクトリ、ブロツク
   データの保持のためのデータメモリおよび関連す
   る制御回路を内蔵し、 プロセツサからキヤツシユメモリへのメモリア
   クセス要求の通信のための入出力端子として、メ
   モリアクセスの要求、完了信号等のための第一の
   アクセス制御信号端子、 プロセツサからのメモリアドレスのための第一
   のアドレス信号端子、 プロセツサとのデータのやりとりのための第一
   のデータ信号端子、 キヤツシユメモリから主記憶へのメモリアクセ
   ス要求の通信のための入出力端子として第二のア
   クセス制御信号端子、第二のアドレス信号端子、
   第二のデータ信号端子、 当該キヤツシユメモリチツプにメモリアクセス
   要求のあつたブロツクが存在したことを他チツプ
   に通知するとともに他チツプにおけるブロツクの
   存在の有無を検出するための一致検出端子、 当該キヤツシユメモリチツプにおいてブロツク
   の割り当てを行なうべきであることを指定するた
   めのチツプセレクト端子を持ち、 プロセツサからのメモリアクセス要求に際して
   自チツプにおいて要求のあつたブロツクが見いだ
   された場合には自チツプ内でアクセスを行ない、
   自チツプにおいて要求のあつたブロツクが見いだ
   されず、かつ他チツプにも見いだされないことが
   前記一致検出端子により検出された場合には前記
   チツプセレクト端子に選択信号が印加されている
   場合に当該キヤツシユメモリチツプにおけるブロ
   ツクのロードを行なうワンチツプキヤツシユメモ
   リ。