JPH0675255B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0675255B2 JPH0675255B2 JP18156886A JP18156886A JPH0675255B2 JP H0675255 B2 JPH0675255 B2 JP H0675255B2 JP 18156886 A JP18156886 A JP 18156886A JP 18156886 A JP18156886 A JP 18156886A JP H0675255 B2 JPH0675255 B2 JP H0675255B2
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- JP
- Japan
- Prior art keywords
- address
- memory
- data
- cache
- output
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- Expired - Fee Related
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- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔概 要〕 記憶内容と入力データとを一致、不一致を検出して結果
を出力する機能及びLRU機能を備えるメモリ。
を出力する機能及びLRU機能を備えるメモリ。
本発明は半導体記憶装置、特にコンピュータのキャッシ
ュメモリのタグメモリに関する。
ュメモリのタグメモリに関する。
コンピュータのメモリ（主記憶）は、プロセッサとはバ
スを通して接続されるので、またDRAM（ダイナミックRA
M）を使用して大容量化されているので、アクセスタイ
ムが大であるという問題があり、これを改善すべく高速
SRAMで構成されたキャッシュメモリを用い、主記憶から
読出したデータをキャッシュメモリに保管し、同じデー
タはキャッシュメモリから供給して高速化を図ることが
行なわれている。
スを通して接続されるので、またDRAM（ダイナミックRA
M）を使用して大容量化されているので、アクセスタイ
ムが大であるという問題があり、これを改善すべく高速
SRAMで構成されたキャッシュメモリを用い、主記憶から
読出したデータをキャッシュメモリに保管し、同じデー
タはキャッシュメモリから供給して高速化を図ることが
行なわれている。
キャッシュはSRAM（スタティックRAM）使用などの理由
で大容量化が困難であり、主記憶の一部に相当する容量
しかないのが普通である。キャッシュの構成法は色々あ
るが、主記憶を複数枚からなる冊（ブロック）の複数個
として、その１冊、２冊又は４冊分とするのが一般的で
ある。第６図はキャッシュのデータメモリが１冊分の容
量であるダイレクトマップ式のキャッシュを、また第７
図は２冊分の容量であるアソシエイティブ型のキャッシ
ュを示す。数植例を挙げると１枚は16バイト、１冊は51
2枚、主記憶全体では524,288冊である。アドレスのビッ
トで言えばA0〜A3で１枚16バイト中の１バイト（１行）
を選び、14〜A12で１冊512枚中の１枚を選び、A13〜A31
で524,288冊中の１冊を選ぶ。
で大容量化が困難であり、主記憶の一部に相当する容量
しかないのが普通である。キャッシュの構成法は色々あ
るが、主記憶を複数枚からなる冊（ブロック）の複数個
として、その１冊、２冊又は４冊分とするのが一般的で
ある。第６図はキャッシュのデータメモリが１冊分の容
量であるダイレクトマップ式のキャッシュを、また第７
図は２冊分の容量であるアソシエイティブ型のキャッシ
ュを示す。数植例を挙げると１枚は16バイト、１冊は51
2枚、主記憶全体では524,288冊である。アドレスのビッ
トで言えばA0〜A3で１枚16バイト中の１バイト（１行）
を選び、14〜A12で１冊512枚中の１枚を選び、A13〜A31
で524,288冊中の１冊を選ぶ。
キャッシュへは主記憶の１枚分16バイトを単位にデータ
ストアする。ストアするアドレスは、主記憶中の下位ア
ドレスA4〜A12と同じデータメモリアドレスである。し
かしこれだけでは該１枚が主記憶の524,288冊中のどれ
にあったのかが分らないので、これを示す上位アドレス
A13〜A31を別のメモリ（タダメモリ）に格納しておく。
下位アドレスでタグメモリをアクセスして上位アドレス
を読出し、メモリ（主記憶）をアクセスするアドレスの
上位アドレスを比較器COMPでタグから読出した上位アド
レスと比較し、一致すればキャッシュに所要データがあ
る訳であるからキャッシュのデータメモリを下位アドレ
スで読出し、出力とする。
ストアする。ストアするアドレスは、主記憶中の下位ア
ドレスA4〜A12と同じデータメモリアドレスである。し
かしこれだけでは該１枚が主記憶の524,288冊中のどれ
にあったのかが分らないので、これを示す上位アドレス
A13〜A31を別のメモリ（タダメモリ）に格納しておく。
下位アドレスでタグメモリをアクセスして上位アドレス
を読出し、メモリ（主記憶）をアクセスするアドレスの
上位アドレスを比較器COMPでタグから読出した上位アド
レスと比較し、一致すればキャッシュに所要データがあ
る訳であるからキャッシュのデータメモリを下位アドレ
スで読出し、出力とする。
第８図に主記憶とキャッシュとの関係を図解的に示す。
主記憶データは１枚16バイトを単位にデータメモリの、
主記憶上の当該１枚の下位アドレスA4〜A12と同じデー
タメモリ上アドレスに格納され、同時にタグメモリへは
当該１枚の上位アドレスA13〜A31が書込まれる。本例で
はデータメモリは主記憶の４冊分の容量を持つ。従って
本例では同じ下位アドレスA4〜A12でも４枚まではキャ
ッシュに格納可能である。
主記憶データは１枚16バイトを単位にデータメモリの、
主記憶上の当該１枚の下位アドレスA4〜A12と同じデー
タメモリ上アドレスに格納され、同時にタグメモリへは
当該１枚の上位アドレスA13〜A31が書込まれる。本例で
はデータメモリは主記憶の４冊分の容量を持つ。従って
本例では同じ下位アドレスA4〜A12でも４枚まではキャ
ッシュに格納可能である。
キャッシュは複数冊分の容量を持つが、あるアドレスA4
〜A12については全て格納済みであり、そして更に主記
憶の或る冊から同じアドレスA4〜A12の１枚を読出しこ
れをキャッシュに格納するには既に格納されているもの
をパージする必要がある。このリプレースメントアルゴ
リズムとしては、LRUがよく使用される。第９図はこのL
RUアルゴリズムの一例を示す図で、キャッシュが４冊分
（4way）の場合を例にしている。０〜３はキャッシュの
各ウエイを示し、矢印は古い方を示す。(a)では０と１
では１が古く、０と２では２が古く、……２と１では１
が古い。自己に向いている矢印の数の多いのが古く、従
って(a)では１が最も古く、リプレース対象である。こ
の状態は矢印にa,b,……ｆを付し、LRUメモリに110010
として記憶する。リプレース対象になるには ・・＝１なら ウエイ０ ａ・・＝１〃 〃１ ｂ・・ｆ＝１なら ウエイ２ c.d.e＝１〃 〃３ である。(a)ではウエイ１においてリプレース論理が成
立するので、新しく主記憶からフエッチしたデータはウ
エイ１にストアすると、今度は矢印は(b)の如くなり、
ブロック２がリプレース対象となる。矢印を図示の如く
付けると、新しくデータをストアしたら当該ウエイに関
係する矢印を反転すればよいだけという利点がある。
〜A12については全て格納済みであり、そして更に主記
憶の或る冊から同じアドレスA4〜A12の１枚を読出しこ
れをキャッシュに格納するには既に格納されているもの
をパージする必要がある。このリプレースメントアルゴ
リズムとしては、LRUがよく使用される。第９図はこのL
RUアルゴリズムの一例を示す図で、キャッシュが４冊分
（4way）の場合を例にしている。０〜３はキャッシュの
各ウエイを示し、矢印は古い方を示す。(a)では０と１
では１が古く、０と２では２が古く、……２と１では１
が古い。自己に向いている矢印の数の多いのが古く、従
って(a)では１が最も古く、リプレース対象である。こ
の状態は矢印にa,b,……ｆを付し、LRUメモリに110010
として記憶する。リプレース対象になるには ・・＝１なら ウエイ０ ａ・・＝１〃 〃１ ｂ・・ｆ＝１なら ウエイ２ c.d.e＝１〃 〃３ である。(a)ではウエイ１においてリプレース論理が成
立するので、新しく主記憶からフエッチしたデータはウ
エイ１にストアすると、今度は矢印は(b)の如くなり、
ブロック２がリプレース対象となる。矢印を図示の如く
付けると、新しくデータをストアしたら当該ウエイに関
係する矢印を反転すればよいだけという利点がある。
キャッシュメモリ装置は第１図などに示したようにデー
タメモリとタグメモリと比較器とを備え、また複数ウエ
イの場合はLRU制御回路などを備える。従来これは個々
の集積回路として構成されているが、これは部品点数の
増大を招き、高速読出しに技術を要した。
タメモリとタグメモリと比較器とを備え、また複数ウエ
イの場合はLRU制御回路などを備える。従来これは個々
の集積回路として構成されているが、これは部品点数の
増大を招き、高速読出しに技術を要した。
本発明はタグメモリ、比較器、およびLRU制御回路を１
チップ内に組み込み、部品点数の減少、読出しの高速化
を図ろうとするものである。
チップ内に組み込み、部品点数の減少、読出しの高速化
を図ろうとするものである。
本発明では第２図に示すように１つの半導体基板（チッ
プ）10にタグメモリ12、比較器14、および書込みバッフ
ァ16を設ける。また第３図に示すようにタグメモリは複
数ウエイに対する複数ブロックからなり、チップ10には
LRU論理12e及びLRUメモリ12fを設ける。
プ）10にタグメモリ12、比較器14、および書込みバッフ
ァ16を設ける。また第３図に示すようにタグメモリは複
数ウエイに対する複数ブロックからなり、チップ10には
LRU論理12e及びLRUメモリ12fを設ける。
タグメモリにはキャッシュのデータメモリに格納したデ
ータの上位アドレスAuが格納され、下位アドレスAdでこ
れを読出すことができる。書込み概略的には次のように
して行なう。即ちアドレスAu,Adで主記憶がアクセスさ
れ、データが読出されたとき、そのデータを含む１枚分
16バイトのデータがキャッシュのデータメモリにストア
されると共に、該アドレスの下位Adでタグメモリ12がア
クセスされ、上位Auは書込みデータWDとなり、書込みバ
ッファ16を介して該タグメモリのアドレスに書込まれ
る。従って該Adでタグメモリを読出すと該Auが得られ
る。キャッシュが4wayのときは同じ下位アドレスAdで最
大４種の上位アドレスAuが同時に読出され、これが主記
憶アクセスアドレスの上位アドレスAuと比較され、一致
すればヒット、不一致ならノンヒット（該当データはキ
ャッシュにない）である。RDはタグメモリ読出しデータ
を、またCDは読出し時の比較データ（Au）を示す。COは
一致出力、WSは書込み信号である。
ータの上位アドレスAuが格納され、下位アドレスAdでこ
れを読出すことができる。書込み概略的には次のように
して行なう。即ちアドレスAu,Adで主記憶がアクセスさ
れ、データが読出されたとき、そのデータを含む１枚分
16バイトのデータがキャッシュのデータメモリにストア
されると共に、該アドレスの下位Adでタグメモリ12がア
クセスされ、上位Auは書込みデータWDとなり、書込みバ
ッファ16を介して該タグメモリのアドレスに書込まれ
る。従って該Adでタグメモリを読出すと該Auが得られ
る。キャッシュが4wayのときは同じ下位アドレスAdで最
大４種の上位アドレスAuが同時に読出され、これが主記
憶アクセスアドレスの上位アドレスAuと比較され、一致
すればヒット、不一致ならノンヒット（該当データはキ
ャッシュにない）である。RDはタグメモリ読出しデータ
を、またCDは読出し時の比較データ（Au）を示す。COは
一致出力、WSは書込み信号である。
LRU論理12eはLRUメモリ12fを参照してパージ対象を決
め、パージしたwayの該当アドレスへ、主記憶から読出
した新しいデータ16バイトを書込む。
め、パージしたwayの該当アドレスへ、主記憶から読出
した新しいデータ16バイトを書込む。
このように同一チップに比較器を構成し、またリプレー
ス制御回路を構成すると、部品点数の削減、配線長減少
による高速化が可能になる。
ス制御回路を構成すると、部品点数の削減、配線長減少
による高速化が可能になる。
第１図に比較器及びリプレース制御回路を同一チップに
搭載した本発明のタグメモリを示す。12a〜12dはタグメ
モリの４つのセルアレイブロックであり、DB,DB0,……
はデータバスである。C1〜C4は比較器14を示し、P1〜P4
はパリティチェック回路を示す。例えばセルアレイ12a
から読出された上位アドレスはデータバスDB0を通して
比較器C0の一方の入力となり、他方の比較データCDはア
ドレスバスABを通して供給され、一致出力は出力回路18
を通して出力される。出力回路18には論理ゲートが入っ
ており、比較器C0〜C3のいずれかが一致出力を生じたこ
とを示す信号S,比較器C0〜C3の一致出力をそのまゝ導出
した信号S0〜S3、比較器C0〜C3のどれが出力したかを２
値２ビットのコード（00,01,10,11）で示す信号a0a1を
出力する。LRU論理12e及びLRUメモリ12fはチップ10の中
央に置かれ、リプレース対象を決定する。
搭載した本発明のタグメモリを示す。12a〜12dはタグメ
モリの４つのセルアレイブロックであり、DB,DB0,……
はデータバスである。C1〜C4は比較器14を示し、P1〜P4
はパリティチェック回路を示す。例えばセルアレイ12a
から読出された上位アドレスはデータバスDB0を通して
比較器C0の一方の入力となり、他方の比較データCDはア
ドレスバスABを通して供給され、一致出力は出力回路18
を通して出力される。出力回路18には論理ゲートが入っ
ており、比較器C0〜C3のいずれかが一致出力を生じたこ
とを示す信号S,比較器C0〜C3の一致出力をそのまゝ導出
した信号S0〜S3、比較器C0〜C3のどれが出力したかを２
値２ビットのコード（00,01,10,11）で示す信号a0a1を
出力する。LRU論理12e及びLRUメモリ12fはチップ10の中
央に置かれ、リプレース対象を決定する。
比較器をタグメモリ内に組込むと、ヒット出力の論理を
とって、データはキャッシュにあるか否か（Ｓ）、どの
wayでヒットしたか（S0〜S3,a0a1）を簡単に表示するこ
とができ、またデータメモリのどのwayを読出せばよい
か（a0a1、これはデータメモリのアドレスに使える）が
容易になる。勿論、コンパクトに纒まるので配線長が短
くなり、部品点数の減少、高速動作に有利である。
とって、データはキャッシュにあるか否か（Ｓ）、どの
wayでヒットしたか（S0〜S3,a0a1）を簡単に表示するこ
とができ、またデータメモリのどのwayを読出せばよい
か（a0a1、これはデータメモリのアドレスに使える）が
容易になる。勿論、コンパクトに纒まるので配線長が短
くなり、部品点数の減少、高速動作に有利である。
第４図はこのキャッシュメモリの読取り状態を、また第
５図は書込み状態を示す。第４図では各比較器14の一致
出力を直接各々のデータメモリへ導き、当該データメモ
リをイネーブルにしている。第５図に示すように、リプ
レース制御回路12e,12fはリプレース対象を決定し、そ
れは例えばデータメモリのway0であるとすると該way0の
データメモリとタグメモリをライトネーブルにし、該当
データ及びAuを当該アドレスAdに書込ませる。
５図は書込み状態を示す。第４図では各比較器14の一致
出力を直接各々のデータメモリへ導き、当該データメモ
リをイネーブルにしている。第５図に示すように、リプ
レース制御回路12e,12fはリプレース対象を決定し、そ
れは例えばデータメモリのway0であるとすると該way0の
データメモリとタグメモリをライトネーブルにし、該当
データ及びAuを当該アドレスAdに書込ませる。
第10図は比較器14の具体例を示す。本体はEORゲートEG
とノアゲートNGであり、RD,CDの各ビットが一致すると
きノアゲートNGの出力はＨ（ハイ）レベルになり、出力
H0はＨになる。
とノアゲートNGであり、RD,CDの各ビットが一致すると
きノアゲートNGの出力はＨ（ハイ）レベルになり、出力
H0はＨになる。
以上説明したように本発明によれば、部品点数の減少、
配線長低減従って高速化、および一致出力のコード化容
易などの利点が得られ、甚だ有効である。
配線長低減従って高速化、および一致出力のコード化容
易などの利点が得られ、甚だ有効である。
第１図は本発明の実施例を示すブロック図、 第２図および第３図は本発明の要部各部を示すブロック
図、 第４図は第１図の読取時の説明図、 第５図は第１図の書込み時の説明図、 第６図〜第８図はキャッシュメモリの説明図、 第９図はLRUアルゴリズムの説明図、 第10図は比較器の具体例を示す回路図である。 第１図で12a〜12dはセルアレイ、10は半導体基板、14は
比較器、18は出力回路、12f,12eはリプレース制御回路
である。
図、 第４図は第１図の読取時の説明図、 第５図は第１図の書込み時の説明図、 第６図〜第８図はキャッシュメモリの説明図、 第９図はLRUアルゴリズムの説明図、 第10図は比較器の具体例を示す回路図である。 第１図で12a〜12dはセルアレイ、10は半導体基板、14は
比較器、18は出力回路、12f,12eはリプレース制御回路
である。
Claims (1)
- 【請求項１】各冊複数枚からなる冊をＮ冊備える主記憶
のｎ冊分（ｎ＜Ｎ）のデータを記憶するキャッシュメモ
リの、該冊を指定する上位アドレス（Au）を冊内の枚を
指定する下位アドレス（Ad）に格納する半導体記憶装置
において、 該下位アドレス（Ad）分のアドレスを持ち、上位のアド
レス（Au）を格納するセルアレイ（12a〜12d）をｎ個、
半導体基板（10）上に形成し、 また該半導体基板（10）上に、主記憶をアクセスするア
ドレスの上位アドレス（Au）と、その下位アドレス（A
d）でセルアレイから読出された上位アドレスとを比較
して一致、不一致を示す出力を生じる比較器、各比較器
の出力の論理をとってwayを選択するためのコード化し
たヒット出力を生成する出力回路（18）、及び各セルア
レイの上位アドレスのリプレース対象を決定するリプレ
ース制御回路（12e,12f）を形成してなることを特徴と
する半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18156886A JPH0675255B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体記憶装置 |
| EP87306792A EP0259967B1 (en) | 1986-08-01 | 1987-07-31 | Directory memory |
| KR1019870008484A KR910004052B1 (ko) | 1986-08-01 | 1987-08-01 | 유효비트를 초기화하는 수단을 구비한 태그메모리장치 |
| US07/569,597 US5014240A (en) | 1986-08-01 | 1990-08-14 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18156886A JPH0675255B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337443A JPS6337443A (ja) | 1988-02-18 |
| JPH0675255B2 true JPH0675255B2 (ja) | 1994-09-21 |
Family
ID=16103077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18156886A Expired - Fee Related JPH0675255B2 (ja) | 1986-08-01 | 1986-08-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675255B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290740A (ja) * | 1985-10-16 | 1987-04-25 | Nec Corp | ワンチツプキヤツシユメモリ |
-
1986
- 1986-08-01 JP JP18156886A patent/JPH0675255B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337443A (ja) | 1988-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |