JP3786993B2 - データ記憶ユニット及び該ユニットを用いたデータ記憶装置 - Google Patents
データ記憶ユニット及び該ユニットを用いたデータ記憶装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ記憶ユニット及び該ユニットを用いたデータ記憶装置に係り、特に、参照データの参照、更新が容易なデータ記憶ユニット及び該ユニットを用いたデータ記憶装置に関する。
【０００２】
【従来の技術】
一般に、従来技術による集積回路化されたＳＲＡＭ、ＤＲＡＭ等の記憶ユニットは、記憶ユニットに与えられた全アドレスによりデータの参照を行うように構成されている。また、この種の記憶ユニットを使用して構成される情報処理装置等におけるデータ記憶装置は、主記憶と、主記憶をある単位で分割した複数の記憶領域（以下、ページという）のそれぞれに設けられ、ページに関する保護、読み出し、書き込みがあったこと等を示す参照データ（以下、主記憶キーデータという）とを有して構成されるが、主記憶データと主記憶キーデータとを別々の記憶ユニットに格納するように構成されている。
【０００３】
【発明が解決しようとする課題】
前述した従来技術によるデータ記憶装置は、主記憶データと主記憶キーデータとを別々の記憶ユニットに格納しているため、主記憶データ格納部を構成する記憶ユニットの集積度が上がったことに伴い主記憶の容量を増加させようとする際、主記憶キーデータ格納部を構成する記憶ユニットの集積度が変わらない場合、主記憶の増加を行うことができないという問題点を有している。
【０００４】
また、前述の問題点を解決するために、主記憶データと主記憶キーデータとを同一の記憶ユニットに格納するように構成することを試みようとしても、記憶ユニットに要求されるアドレスの構成、データ幅等の関係から実現が不可能な場合が生じる。
【０００５】
本発明の目的は、前記従来技術の問題点を解決し、主記憶データと主記憶キーデータとを同一のユニット内に格納可能としたデータ記憶ユニットを提供することにあり、また、この記憶ユニットを使用し、主記憶キーデータの参照を主記憶データの参照よりも高速に行うことができ、主記憶データの参照とそれに付随する主記憶キーデータの更新とを同時に行うことを可能としたデータ記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によれば前記目的は、アドレスで指定された主記憶データの参照を行うデータ記憶ユニットにおいて、与えられた全アドレスにより参照される主記憶データを記憶する主記憶データ格納部と、与えられたアドレスの一部により参照される主記憶キーデータを記憶する主記憶キーデータ格納部とを備え、前記主記憶キーデータは、前記主記憶データ格納部に記憶される主記憶データに付随する情報であって、少なくとも、当該主記憶データの読み出しがあったことを示す参照情報及び当該主記憶データの書き込みがあったことを示す変更情報からなり、主記憶データの参照のためのアドレスは、ローアドレスとカラムアドレスとにより構成され、主記憶キーデータの参照のためのアドレスは、ローアドレスのみにより構成され、主記憶データが異なるタイミングで順次入力されるローアドレスとカラムアドレスとにより読み出されるときに、付随する主記憶キーデータの前記参照情報を前記ローアドレスに引き続く前記カラムアドレス入力時に更新し、主記憶データが順次入力される前記ローアドレスと前記カラムアドレスとにより書き込まれるときに、付随する主記憶キーデータの前記変更情報を前記ローアドレスに引き続く前記カラムアドレス入力時に更新することにより達成される。
【０００７】
また、前記目的は、主記憶データを記憶する主記憶データ格納部と、主記憶キーデータを記憶する主記憶キーデータ格納部との双方を備えるデータ記憶装置において、前記主記憶データ格納部と前記主記憶キーデータ格納部との双方は、同一のデータ記憶ユニット内に実装されており、前記主記憶キーデータは、前述主記憶データ格納部に記憶される主記憶データに付随する情報であって、少なくとも、当該主記憶データの読み出しがあったことを示す参照情報及び当該主記憶データの書き込みがあったことを示す変更情報からなり、主記憶データ読み出し時に付随する主記憶キーデータの前記参照情報を更新し、主記憶データ書き込み時に付随する主記憶キーデータの前記変更情報を更新することにより達成される。
【０００８】
本発明は、主記憶に適用した場合、キーデータを参照する際のアドレスが主記憶データを参照する際のアドレスの一部であることに着目し、与えられた全アドレスで参照するデータ格納部と、与えられたアドレスの一部で参照するキーデータ格納部とで構成されるデータ記憶ユニットを構成し、このユニットを用いることにより、アドレスピンを増加させることなく主記憶データと主記憶キーデータとを１つの記憶ユニットに格納することを可能としている。
【０００９】
【発明の実施の態様】
以下、本発明によるデータ記憶ユニット及びデータ記憶装置の実施形態を図面により詳細に説明する。
【００１０】
図１は本発明の一実施形態によるデータ記憶ユニットの構成を示すブロック図、図２はその詳細を示すブロック図、図３はデータ記憶ユニットの動作を説明するタイムチャートである。図１、図２において、１はデータ記憶ユニット、２は主記憶データ格納部、３は主記憶キーデータ格納部、４はローアドレス格納用バッファ、５はカラムアドレス格納用バッファ、６はローアドレスデコーダ、７はカラムアドレスデコーダである。
【００１１】
本発明の一実施形態によるデータ記憶ユニット１は、データ格納部として、図１に示すように、主記憶データ格納部２と主記憶キーデータ格納部３とを備えて構成され、主記憶の１ページ（４ＫＢ）につき１６ビットの主記憶キーを有するデータ記憶装置を構築する場合に用いられる記憶ユニットの例である。そして、この例では、主記憶データ格納部２の格納容量８ＭＢ（８Ｍｗ ×８ ｂｉｔ）、主記憶キーデータ格納部３の格納容量３２Ｋｂ（３２Ｋｗ×１ｂｉｔ）を有している。
【００１２】
さらに、データ記憶ユニット１は、図２にその詳細を示すように、データ格納部２、３のアクセスのために、ローアドレス格納用バッファ４、カラムアドレス格納用バッファ５、ローアドレスデコーダ６、カラムアドレスデコーダ７を備え、主記憶データ格納部２がロー及びカラムアドレスにより、また、主記憶キーデータ格納部３がローアドレスによりアクセス可能に構成されている。
【００１３】
また、図示データ記憶ユニット１は、主な入出力ピンとして、アドレス入力ピン２３本（ＤＲＡＭの場合、１２〜２３本）、ＲＡＳ／ＣＡＳ（ロウアドレスストローブ／カラムアドレスストローブ）入力ピン各１本（ＤＲＡＭの場合のみ）、主記憶データ（全アドレスで参照するデータ）入出力ピン８本、主記憶キーデータ（一部のアドレスで参照するデータ）入出力ピン１本、主記憶データＷＥ／ＯＥ（ライトイネーブル／出力イネーブル）各１本、主記憶キーデータＷＥ／ＯＥ各１本を有して構成されている。
【００１４】
図示本発明の実施形態は、主記憶データ用のアドレスとして２３ビット（８Ｍ）が与えられるが、そのうち上位１５ビットが、まず、ロウアドレスとして与えられ、これにより、３２Ｋ行中の１行を選択した後に、アドレスの下位８ビットが、カラムアドレスとして与えられることにより２５６列の中の１列を選択し、参照する主記憶データが指定される。この場合、主記憶キーデータ参照用のアドレスは、主記憶データ参照用のアドレス２３ビットの上位１５ビット、すなわち、ロウアドレスに相当し、カラムアドレスを待たずに参照する主記憶キーデータを指定することができる。
【００１５】
前述により、本発明の実施形態は、主記憶キーデータを、主記憶データに比べ高速にアクセスすることが可能となる。また、図示実施形態は、１度のアクセスで主記憶データ８ビット（１バイト）と主記憶キーデータ１ビットの参照が可能であり、さらに、主記憶データ用と主記憶キーデータ用とにそれぞれ独自のＷＥ／ＯＥ信号を有しているのでで、主記憶データあるいは主記憶キーデータのみを参照することも可能である。
【００１６】
図３に示すデータ記憶ユニットの動作を説明するタイムチャートは、主記憶キーデータの参照を行い、保護キーのチェックをした後に、主記憶データ、主記憶キーデータを格納または更新する処理の例であり、上段のタイムチャートは従来技術の場合、下段のタイムチャートは本発明の一実施形態の場合を示している。
【００１７】
上段に示す従来技術の場合、ローアドレスとカラムアドレスとを順次入力して、リードデータとして主記憶キーデータを得、その後、再度、ローアドレスとカラムアドレスとを順次入力し、かつ、ライトデータとして、主記憶データ、主記憶キーデータを入力している。このように、従来技術の場合、２度のローアドレスとカラムアドレスとの入力を必要とする。
【００１８】
下段に示す本発明の一実施形態の場合、ローアドレスの入力により、リードデータとして主記憶キーデータを得ることができるので、これ引き続いてライトデータとして、主記憶データ、主記憶キーデータを入力し、ローアドレスに続くカラムアドレスを入力することにより、主記憶データ、主記憶キーデータの格納、更新を行う。このように、本発明の実施形態の場合、１回のローアドレスとカラムアドレスとの入力のみにより、主記憶キーデータの参照を行い、保護キーのチェックをした後に、主記憶データ、主記憶キーデータを格納または更新する処理を行うことができる。
【００１９】
すなわち、本発明の一実施形態によれば、主記憶保護キーを主記憶データよりも先に読み出して保護キーのチェックを行い、その結果を踏まえて主記憶データを格納することができるため、処理を高速に行うことが可能である。図示例では、本発明の実施形態の処理時間を従来技術の場合の約３分の２に短縮することができた。
【００２０】
図４は前述で説明した本発明の一実施形態による記憶ユニットを使用して構成したデータ記憶装置の一部（記憶ブロックという）の構成を示すブロック図、図５は主記憶キーデータの更新を行う回路の一例を示すブロック図である。図４、図５において、４０はブロック、４１は主記憶キーデータのビットの割り当てフォーマット、４２は主記憶キーデータ更新回路である。
【００２１】
図４に示す記憶ブロックは、図１、図２により説明した記憶ユニットを１８個用いることにより、４ＫＢ（１ページ）につき主記憶キーデータ１６ｂを有し、主記憶データ１６Ｂにつき２ＢのＥＣＣ（エラーチェック＆コレクトコード）データを有するデータ記憶装置の１ブロックを形成したものである。この実施形態では、１度のアクセスで１６バイトの主記憶データと１６ビットの主記憶キーデータの両方を参照することができ、また、どちらか一方のみを参照することも可能である。なお、２ＢのＥＣＣデータのそれぞれに付随するキービットは、主記憶キーデータとしては使用していない。
【００２２】
１６ビットの主記憶キーデータは、そのフォーマット４１に示すように、８ビットを単位として２重化されており、記憶ブロック４０に内蔵されるキーデータ更新回路４２により、その内容が更新される。この主記憶キーデータ更新回路４２は、４個のオアゲートにより構成され、主記憶キーデータに対するＷＥ信号、主記憶キーデータ、主記憶データに対するＯＥ信号、ＷＥ信号が入力され、主記憶データの参照が行われたとき、同時に主記憶キーデータのＲビット（参照ビット）を更新し、主記憶データの更新が行われたとき、同時に主記憶キーデータのＣビット（変更ビット）を更新する。
【００２３】
図６は本発明の一実施形態によるデータ記憶装置の構成とアドレス割り当てを説明する図である。図６において、５０はデータ記憶装置であり、他の符号は図４の場合と同一である。
【００２４】
図６に示すデータ記憶装置は、図４により説明した記憶ユニット１８個から成る記憶ブロックを３２ブロック用いることにより、４ＧＢの主記憶容量を有し、主記憶１ページにつき１６ｂの主記憶キーデータ、主記憶１６Ｂにつき２ＢのＥＣＣを有するデータ記憶装置を構築した例である。
【００２５】
この場合の主記憶データ参照用のアドレスは３２ビット（４Ｇ）であり、そのアドレス割り当ては、上位から５ビットがブロックアドレス、次の１５ビットがロウアドレス、さらに、次の８ビットがカラムアドレス、残り４ビットがブロック内アドレス（ブロック内の記憶ユニットのうちＥＣＣ用を除く記憶ユニット１６個中の１ユニットを指定）とされており、これにより、４ＧＢの主記憶データを参照することができる。
【００２６】
前述した本発明の一実施形態は、具体的な数値、構造を定めた記憶ユニットを例にして説明したが、説明した数値、構造は可変であり、本発明は、使用目的に応じて本発明の技術思想の範囲で変形させた記憶ユニットあるいはデータ記憶装置として実現することができる。
【００２７】
【発明の効果】
以上説明したように本発明によれば、主記憶データと主記憶キーデータとを同一のデータ記憶ユニット内に格納しているので、主記憶データ格納部の記憶容量を増加する際、主記憶キーデータ格納部も同時に増設されるため、主記憶の増設を容易に行うことが可能となる。また、本発明によれば、主記憶データと主記憶キーデータとが同一のデータ記憶ユニット内に格納されているにも関わらず、主記憶キーデータの参照を主記憶データの参照よりも高速に行うことができるため、処理時間の短縮を図ることができる。さらに、本発明によれば、主記憶データの参照とそれに付随する主記憶キーデータの更新とを同時に行うが可能であり、処理効率の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるデータ記憶ユニットの構成を示すブロック図である。
【図２】本発明の一実施形態によるデータ記憶ユニットの詳細を示すブロック図である。
【図３】データ記憶ユニットの動作を説明するタイムチャートである。
【図４】本発明の一実施形態による記憶ユニットを使用して構成した記憶ブロックの構成を示すブロック図である。
【図５】主記憶キーデータの更新を行う回路の一例を示すブロック図である。
【図６】本発明の一実施形態によるデータ記憶装置の構成とアドレス割り当てを説明する図である。
【符号の説明】
１ データ記憶ユニット
２ 主記憶データ格納部
３ 主記憶キーデータ格納部
４ ローアドレス格納用バッファ
５ カラムアドレス格納用バッファ
６ ローアドレスデコーダ
７ カラムアドレスデコーダ
４０ 記憶ブロック
４２ 主記憶キーデータ更新回路
５０ データ記憶装置
【発明の属する技術分野】
本発明は、データ記憶ユニット及び該ユニットを用いたデータ記憶装置に係り、特に、参照データの参照、更新が容易なデータ記憶ユニット及び該ユニットを用いたデータ記憶装置に関する。
【０００２】
【従来の技術】
一般に、従来技術による集積回路化されたＳＲＡＭ、ＤＲＡＭ等の記憶ユニットは、記憶ユニットに与えられた全アドレスによりデータの参照を行うように構成されている。また、この種の記憶ユニットを使用して構成される情報処理装置等におけるデータ記憶装置は、主記憶と、主記憶をある単位で分割した複数の記憶領域（以下、ページという）のそれぞれに設けられ、ページに関する保護、読み出し、書き込みがあったこと等を示す参照データ（以下、主記憶キーデータという）とを有して構成されるが、主記憶データと主記憶キーデータとを別々の記憶ユニットに格納するように構成されている。
【０００３】
【発明が解決しようとする課題】
前述した従来技術によるデータ記憶装置は、主記憶データと主記憶キーデータとを別々の記憶ユニットに格納しているため、主記憶データ格納部を構成する記憶ユニットの集積度が上がったことに伴い主記憶の容量を増加させようとする際、主記憶キーデータ格納部を構成する記憶ユニットの集積度が変わらない場合、主記憶の増加を行うことができないという問題点を有している。
【０００４】
また、前述の問題点を解決するために、主記憶データと主記憶キーデータとを同一の記憶ユニットに格納するように構成することを試みようとしても、記憶ユニットに要求されるアドレスの構成、データ幅等の関係から実現が不可能な場合が生じる。
【０００５】
本発明の目的は、前記従来技術の問題点を解決し、主記憶データと主記憶キーデータとを同一のユニット内に格納可能としたデータ記憶ユニットを提供することにあり、また、この記憶ユニットを使用し、主記憶キーデータの参照を主記憶データの参照よりも高速に行うことができ、主記憶データの参照とそれに付随する主記憶キーデータの更新とを同時に行うことを可能としたデータ記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によれば前記目的は、アドレスで指定された主記憶データの参照を行うデータ記憶ユニットにおいて、与えられた全アドレスにより参照される主記憶データを記憶する主記憶データ格納部と、与えられたアドレスの一部により参照される主記憶キーデータを記憶する主記憶キーデータ格納部とを備え、前記主記憶キーデータは、前記主記憶データ格納部に記憶される主記憶データに付随する情報であって、少なくとも、当該主記憶データの読み出しがあったことを示す参照情報及び当該主記憶データの書き込みがあったことを示す変更情報からなり、主記憶データの参照のためのアドレスは、ローアドレスとカラムアドレスとにより構成され、主記憶キーデータの参照のためのアドレスは、ローアドレスのみにより構成され、主記憶データが異なるタイミングで順次入力されるローアドレスとカラムアドレスとにより読み出されるときに、付随する主記憶キーデータの前記参照情報を前記ローアドレスに引き続く前記カラムアドレス入力時に更新し、主記憶データが順次入力される前記ローアドレスと前記カラムアドレスとにより書き込まれるときに、付随する主記憶キーデータの前記変更情報を前記ローアドレスに引き続く前記カラムアドレス入力時に更新することにより達成される。
【０００７】
また、前記目的は、主記憶データを記憶する主記憶データ格納部と、主記憶キーデータを記憶する主記憶キーデータ格納部との双方を備えるデータ記憶装置において、前記主記憶データ格納部と前記主記憶キーデータ格納部との双方は、同一のデータ記憶ユニット内に実装されており、前記主記憶キーデータは、前述主記憶データ格納部に記憶される主記憶データに付随する情報であって、少なくとも、当該主記憶データの読み出しがあったことを示す参照情報及び当該主記憶データの書き込みがあったことを示す変更情報からなり、主記憶データ読み出し時に付随する主記憶キーデータの前記参照情報を更新し、主記憶データ書き込み時に付随する主記憶キーデータの前記変更情報を更新することにより達成される。
【０００８】
本発明は、主記憶に適用した場合、キーデータを参照する際のアドレスが主記憶データを参照する際のアドレスの一部であることに着目し、与えられた全アドレスで参照するデータ格納部と、与えられたアドレスの一部で参照するキーデータ格納部とで構成されるデータ記憶ユニットを構成し、このユニットを用いることにより、アドレスピンを増加させることなく主記憶データと主記憶キーデータとを１つの記憶ユニットに格納することを可能としている。
【０００９】
【発明の実施の態様】
以下、本発明によるデータ記憶ユニット及びデータ記憶装置の実施形態を図面により詳細に説明する。
【００１０】
図１は本発明の一実施形態によるデータ記憶ユニットの構成を示すブロック図、図２はその詳細を示すブロック図、図３はデータ記憶ユニットの動作を説明するタイムチャートである。図１、図２において、１はデータ記憶ユニット、２は主記憶データ格納部、３は主記憶キーデータ格納部、４はローアドレス格納用バッファ、５はカラムアドレス格納用バッファ、６はローアドレスデコーダ、７はカラムアドレスデコーダである。
【００１１】
本発明の一実施形態によるデータ記憶ユニット１は、データ格納部として、図１に示すように、主記憶データ格納部２と主記憶キーデータ格納部３とを備えて構成され、主記憶の１ページ（４ＫＢ）につき１６ビットの主記憶キーを有するデータ記憶装置を構築する場合に用いられる記憶ユニットの例である。そして、この例では、主記憶データ格納部２の格納容量８ＭＢ（８Ｍｗ ×８ ｂｉｔ）、主記憶キーデータ格納部３の格納容量３２Ｋｂ（３２Ｋｗ×１ｂｉｔ）を有している。
【００１２】
さらに、データ記憶ユニット１は、図２にその詳細を示すように、データ格納部２、３のアクセスのために、ローアドレス格納用バッファ４、カラムアドレス格納用バッファ５、ローアドレスデコーダ６、カラムアドレスデコーダ７を備え、主記憶データ格納部２がロー及びカラムアドレスにより、また、主記憶キーデータ格納部３がローアドレスによりアクセス可能に構成されている。
【００１３】
また、図示データ記憶ユニット１は、主な入出力ピンとして、アドレス入力ピン２３本（ＤＲＡＭの場合、１２〜２３本）、ＲＡＳ／ＣＡＳ（ロウアドレスストローブ／カラムアドレスストローブ）入力ピン各１本（ＤＲＡＭの場合のみ）、主記憶データ（全アドレスで参照するデータ）入出力ピン８本、主記憶キーデータ（一部のアドレスで参照するデータ）入出力ピン１本、主記憶データＷＥ／ＯＥ（ライトイネーブル／出力イネーブル）各１本、主記憶キーデータＷＥ／ＯＥ各１本を有して構成されている。
【００１４】
図示本発明の実施形態は、主記憶データ用のアドレスとして２３ビット（８Ｍ）が与えられるが、そのうち上位１５ビットが、まず、ロウアドレスとして与えられ、これにより、３２Ｋ行中の１行を選択した後に、アドレスの下位８ビットが、カラムアドレスとして与えられることにより２５６列の中の１列を選択し、参照する主記憶データが指定される。この場合、主記憶キーデータ参照用のアドレスは、主記憶データ参照用のアドレス２３ビットの上位１５ビット、すなわち、ロウアドレスに相当し、カラムアドレスを待たずに参照する主記憶キーデータを指定することができる。
【００１５】
前述により、本発明の実施形態は、主記憶キーデータを、主記憶データに比べ高速にアクセスすることが可能となる。また、図示実施形態は、１度のアクセスで主記憶データ８ビット（１バイト）と主記憶キーデータ１ビットの参照が可能であり、さらに、主記憶データ用と主記憶キーデータ用とにそれぞれ独自のＷＥ／ＯＥ信号を有しているのでで、主記憶データあるいは主記憶キーデータのみを参照することも可能である。
【００１６】
図３に示すデータ記憶ユニットの動作を説明するタイムチャートは、主記憶キーデータの参照を行い、保護キーのチェックをした後に、主記憶データ、主記憶キーデータを格納または更新する処理の例であり、上段のタイムチャートは従来技術の場合、下段のタイムチャートは本発明の一実施形態の場合を示している。
【００１７】
上段に示す従来技術の場合、ローアドレスとカラムアドレスとを順次入力して、リードデータとして主記憶キーデータを得、その後、再度、ローアドレスとカラムアドレスとを順次入力し、かつ、ライトデータとして、主記憶データ、主記憶キーデータを入力している。このように、従来技術の場合、２度のローアドレスとカラムアドレスとの入力を必要とする。
【００１８】
下段に示す本発明の一実施形態の場合、ローアドレスの入力により、リードデータとして主記憶キーデータを得ることができるので、これ引き続いてライトデータとして、主記憶データ、主記憶キーデータを入力し、ローアドレスに続くカラムアドレスを入力することにより、主記憶データ、主記憶キーデータの格納、更新を行う。このように、本発明の実施形態の場合、１回のローアドレスとカラムアドレスとの入力のみにより、主記憶キーデータの参照を行い、保護キーのチェックをした後に、主記憶データ、主記憶キーデータを格納または更新する処理を行うことができる。
【００１９】
すなわち、本発明の一実施形態によれば、主記憶保護キーを主記憶データよりも先に読み出して保護キーのチェックを行い、その結果を踏まえて主記憶データを格納することができるため、処理を高速に行うことが可能である。図示例では、本発明の実施形態の処理時間を従来技術の場合の約３分の２に短縮することができた。
【００２０】
図４は前述で説明した本発明の一実施形態による記憶ユニットを使用して構成したデータ記憶装置の一部（記憶ブロックという）の構成を示すブロック図、図５は主記憶キーデータの更新を行う回路の一例を示すブロック図である。図４、図５において、４０はブロック、４１は主記憶キーデータのビットの割り当てフォーマット、４２は主記憶キーデータ更新回路である。
【００２１】
図４に示す記憶ブロックは、図１、図２により説明した記憶ユニットを１８個用いることにより、４ＫＢ（１ページ）につき主記憶キーデータ１６ｂを有し、主記憶データ１６Ｂにつき２ＢのＥＣＣ（エラーチェック＆コレクトコード）データを有するデータ記憶装置の１ブロックを形成したものである。この実施形態では、１度のアクセスで１６バイトの主記憶データと１６ビットの主記憶キーデータの両方を参照することができ、また、どちらか一方のみを参照することも可能である。なお、２ＢのＥＣＣデータのそれぞれに付随するキービットは、主記憶キーデータとしては使用していない。
【００２２】
１６ビットの主記憶キーデータは、そのフォーマット４１に示すように、８ビットを単位として２重化されており、記憶ブロック４０に内蔵されるキーデータ更新回路４２により、その内容が更新される。この主記憶キーデータ更新回路４２は、４個のオアゲートにより構成され、主記憶キーデータに対するＷＥ信号、主記憶キーデータ、主記憶データに対するＯＥ信号、ＷＥ信号が入力され、主記憶データの参照が行われたとき、同時に主記憶キーデータのＲビット（参照ビット）を更新し、主記憶データの更新が行われたとき、同時に主記憶キーデータのＣビット（変更ビット）を更新する。
【００２３】
図６は本発明の一実施形態によるデータ記憶装置の構成とアドレス割り当てを説明する図である。図６において、５０はデータ記憶装置であり、他の符号は図４の場合と同一である。
【００２４】
図６に示すデータ記憶装置は、図４により説明した記憶ユニット１８個から成る記憶ブロックを３２ブロック用いることにより、４ＧＢの主記憶容量を有し、主記憶１ページにつき１６ｂの主記憶キーデータ、主記憶１６Ｂにつき２ＢのＥＣＣを有するデータ記憶装置を構築した例である。
【００２５】
この場合の主記憶データ参照用のアドレスは３２ビット（４Ｇ）であり、そのアドレス割り当ては、上位から５ビットがブロックアドレス、次の１５ビットがロウアドレス、さらに、次の８ビットがカラムアドレス、残り４ビットがブロック内アドレス（ブロック内の記憶ユニットのうちＥＣＣ用を除く記憶ユニット１６個中の１ユニットを指定）とされており、これにより、４ＧＢの主記憶データを参照することができる。
【００２６】
前述した本発明の一実施形態は、具体的な数値、構造を定めた記憶ユニットを例にして説明したが、説明した数値、構造は可変であり、本発明は、使用目的に応じて本発明の技術思想の範囲で変形させた記憶ユニットあるいはデータ記憶装置として実現することができる。
【００２７】
【発明の効果】
以上説明したように本発明によれば、主記憶データと主記憶キーデータとを同一のデータ記憶ユニット内に格納しているので、主記憶データ格納部の記憶容量を増加する際、主記憶キーデータ格納部も同時に増設されるため、主記憶の増設を容易に行うことが可能となる。また、本発明によれば、主記憶データと主記憶キーデータとが同一のデータ記憶ユニット内に格納されているにも関わらず、主記憶キーデータの参照を主記憶データの参照よりも高速に行うことができるため、処理時間の短縮を図ることができる。さらに、本発明によれば、主記憶データの参照とそれに付随する主記憶キーデータの更新とを同時に行うが可能であり、処理効率の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるデータ記憶ユニットの構成を示すブロック図である。
【図２】本発明の一実施形態によるデータ記憶ユニットの詳細を示すブロック図である。
【図３】データ記憶ユニットの動作を説明するタイムチャートである。
【図４】本発明の一実施形態による記憶ユニットを使用して構成した記憶ブロックの構成を示すブロック図である。
【図５】主記憶キーデータの更新を行う回路の一例を示すブロック図である。
【図６】本発明の一実施形態によるデータ記憶装置の構成とアドレス割り当てを説明する図である。
【符号の説明】
１ データ記憶ユニット
２ 主記憶データ格納部
３ 主記憶キーデータ格納部
４ ローアドレス格納用バッファ
５ カラムアドレス格納用バッファ
６ ローアドレスデコーダ
７ カラムアドレスデコーダ
４０ 記憶ブロック
４２ 主記憶キーデータ更新回路
５０ データ記憶装置
Claims (4)
- アドレスで指定された主記憶データの参照を行うデータ記憶ユニットにおいて、
与えられた全アドレスにより参照される主記憶データを記憶する主記憶データ格納部と、与えられたアドレスの一部により参照される主記憶キーデータを記憶する主記憶キーデータ格納部とを備え、
前記主記憶キーデータは、前記主記憶データ格納部に記憶される主記憶データに付随する情報であって、少なくとも、当該主記憶データの読み出しがあったことを示す参照情報及び当該主記憶データの書き込みがあったことを示す変更情報からなり、
主記憶データの参照のためのアドレスは、ローアドレスとカラムアドレスとにより構成され、
主記憶キーデータの参照のためのアドレスは、ローアドレスのみにより構成され、
主記憶データが異なるタイミングで順次入力されるローアドレスとカラムアドレスとにより読み出されるときに、付随する主記憶キーデータの前記参照情報を前記ローアドレスに引き続く前記カラムアドレス入力時に更新し、主記憶データが順次入力される前記ローアドレスと前記カラムアドレスとにより書き込まれるときに、付随する主記憶キーデータの前記変更情報を前記ローアドレスに引き続く前記カラムアドレス入力時に更新することを特徴とするデータ記憶ユニット。 - アドレスで指定された主記憶データの参照を行うデータ記憶ユニットにおいて、
与えられたアドレスの全部により参照される主記憶データを記憶する主記憶データ格納部と、与えられたアドレスの一部により参照される主記憶キーデータを記憶する主記憶キーデータ格納部とを備え、
前記アドレスは、順次入力されるローアドレスとカラムアドレスとにより構成され、
前記主記憶キーデータは、ローアドレスのみにより参照される前記主記憶データ格納部に記憶される主記憶データに付随する情報であって、少なくとも、当該主記憶データの保護情報、当該主記憶データの読み出しがあったことを示す参照情報及び当該主記憶データの書き込みがあったことを示す変更情報からなり、
前記主記憶キーデータの前記保護情報は、ローアドレスの入力時に読み出されてチェックされ、
前記主記憶キーデータの前記参照情報は、主記憶データが読み出されるときのカラムアドレス入力時に更新され、
前記主記憶キーデータの前記変更情報は、主記憶データが書き込まれるときのカラムアドレス入力時に更新されることを特徴とするデータ記憶ユニット。 - 請求項１または２記載のデータ記憶ユニットの１または複数個を使用して構成されたことを特徴とするデータ記憶装置。
- 主記憶データを記憶する主記憶データ格納部と、主記憶キーデータを記憶する主記憶キーデータ格納部との双方を備えるデータ記憶装置において、
前記主記憶データ格納部と前記主記憶キーデータ格納部との双方は、同一のデータ記憶ユニット内に実装されており、
前記主記憶キーデータは、前述主記憶データ格納部に記憶される主記憶データに付随する情報であって、少なくとも、当該主記憶データの読み出しがあったことを示す参照情報及び当該主記憶データの書き込みがあったことを示す変更情報からなり、
主記憶データ読み出し時に付随する主記憶キーデータの前記参照情報を更新し、主記憶データ書き込み時に付随する主記憶キーデータの前記変更情報を更新することを特徴とするデータ記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32599295A JP3786993B2 (ja) | 1995-12-14 | 1995-12-14 | データ記憶ユニット及び該ユニットを用いたデータ記憶装置 |
| US08/764,253 US6035381A (en) | 1995-12-14 | 1996-12-12 | Memory device including main memory storage and distinct key storage accessed using only a row address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32599295A JP3786993B2 (ja) | 1995-12-14 | 1995-12-14 | データ記憶ユニット及び該ユニットを用いたデータ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09167495A JPH09167495A (ja) | 1997-06-24 |
| JP3786993B2 true JP3786993B2 (ja) | 2006-06-21 |
Family
ID=18182898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32599295A Expired - Fee Related JP3786993B2 (ja) | 1995-12-14 | 1995-12-14 | データ記憶ユニット及び該ユニットを用いたデータ記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6035381A (ja) |
| JP (1) | JP3786993B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807620B1 (en) * | 2000-02-11 | 2004-10-19 | Sony Computer Entertainment Inc. | Game system with graphics processor |
| US7539828B2 (en) * | 2000-08-08 | 2009-05-26 | Faronics Corporation | Method and system for automatically preserving persistent storage |
| US6526491B2 (en) * | 2001-03-22 | 2003-02-25 | Sony Corporation Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US7093104B2 (en) * | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US7231500B2 (en) | 2001-03-22 | 2007-06-12 | Sony Computer Entertainment Inc. | External data interface in a computer architecture for broadband networks |
| US7516334B2 (en) | 2001-03-22 | 2009-04-07 | Sony Computer Entertainment Inc. | Power management for processing modules |
| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US7024519B2 (en) * | 2002-05-06 | 2006-04-04 | Sony Computer Entertainment Inc. | Methods and apparatus for controlling hierarchical cache memory |
| US20040246525A1 (en) * | 2003-06-06 | 2004-12-09 | Coca Pedro R. | Printer memory |
| US8224639B2 (en) | 2004-03-29 | 2012-07-17 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
| US8954751B2 (en) | 2004-10-08 | 2015-02-10 | International Business Machines Corporation | Secure memory control parameters in table look aside buffer data fields and support memory array |
| US7590899B2 (en) * | 2006-09-15 | 2009-09-15 | International Business Machines Corporation | Processor memory array having memory macros for relocatable store protect keys |
| US7634708B2 (en) * | 2006-09-15 | 2009-12-15 | International Business Machines Corporation | Relocatable storage protect keys for system main memory |
| DE102011121567A1 (de) * | 2011-12-20 | 2013-06-20 | Giesecke & Devrient Gmbh | Verfahren zum kontaktlosen Auslesen eines Identifikationsdokuments |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3576544A (en) * | 1968-10-18 | 1971-04-27 | Ibm | Storage protection system |
| US4354225A (en) * | 1979-10-11 | 1982-10-12 | Nanodata Computer Corporation | Intelligent main store for data processing systems |
| JPS5832427B2 (ja) * | 1980-02-14 | 1983-07-13 | 株式会社日立製作所 | 多重情報処理システム |
| JPS5853097A (ja) * | 1981-09-24 | 1983-03-29 | Fujitsu Ltd | キ−記憶のエラ−処理方式 |
| US4472790A (en) * | 1982-02-05 | 1984-09-18 | International Business Machines Corporation | Storage fetch protect override controls |
| AU542447B2 (en) * | 1982-02-27 | 1985-02-21 | Fujitsu Limited | System for controlling key storage unit |
| JPS60107155A (ja) * | 1983-11-16 | 1985-06-12 | Hitachi Ltd | 記憶ボリユ−ムのデ−タ保護方式 |
| JPS6376034A (ja) * | 1986-09-19 | 1988-04-06 | Hitachi Ltd | 多重アドレス空間制御方式 |
| JPS63206844A (ja) * | 1987-02-24 | 1988-08-26 | Hitachi Ltd | 情報処理装置のキ−記憶方式 |
| JP2858795B2 (ja) * | 1989-07-14 | 1999-02-17 | 株式会社日立製作所 | 実記憶割り当て方法 |
| US5163096A (en) * | 1991-06-06 | 1992-11-10 | International Business Machines Corporation | Storage protection utilizing public storage key control |
| US5498990A (en) * | 1991-11-05 | 1996-03-12 | Monolithic System Technology, Inc. | Reduced CMOS-swing clamping circuit for bus lines |
-
1995
- 1995-12-14 JP JP32599295A patent/JP3786993B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-12 US US08/764,253 patent/US6035381A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6035381A (en) | 2000-03-07 |
| JPH09167495A (ja) | 1997-06-24 |
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| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090331 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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