JP2845491B2 - グラフデータのプレーンパツク変換回路 - Google Patents
グラフデータのプレーンパツク変換回路Info
- Publication number
- JP2845491B2 JP2845491B2 JP1130083A JP13008389A JP2845491B2 JP 2845491 B2 JP2845491 B2 JP 2845491B2 JP 1130083 A JP1130083 A JP 1130083A JP 13008389 A JP13008389 A JP 13008389A JP 2845491 B2 JP2845491 B2 JP 2845491B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- plane
- address
- display memory
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Image Input (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はグラフデータの表示処理に関し、特に表示メ
モリに対して読みだし，書き込みが行われるグラフデー
タの変換を行うグラフデータのプレーンパック変換回路
に関するものである。
モリに対して読みだし，書き込みが行われるグラフデー
タの変換を行うグラフデータのプレーンパック変換回路
に関するものである。
［従来の技術］ 従来のグラフィック制御を行うLSIは、ラスタオペレ
ーションやデータのマスクを行う機能等は備えているが
プレーン形式データ構成の表示メモリに対してパック形
式データでアクセスを行うプレーンパック変換機能は備
えていない。
ーションやデータのマスクを行う機能等は備えているが
プレーン形式データ構成の表示メモリに対してパック形
式データでアクセスを行うプレーンパック変換機能は備
えていない。
［発明が解決しようとする課題」 上述した従来のLSIはプレーンパック変換機能を備え
ていないため、パック形式データ構成の装置からプレー
ン形式データ構成の表示メモリに対してアクセスするこ
とができないという問題があった。すなわち、パック形
式データ構成の装置とプレーン形式データ構成の表示メ
モリとの間には互換性がないという問題があった。
ていないため、パック形式データ構成の装置からプレー
ン形式データ構成の表示メモリに対してアクセスするこ
とができないという問題があった。すなわち、パック形
式データ構成の装置とプレーン形式データ構成の表示メ
モリとの間には互換性がないという問題があった。
［課題を解決するための手段］ このような課題を解決するために本発明に係るグラフ
データのプレーンパック変換回路は、表示メモリに対し
てプレーン形式のグラフデータのアクセスを行うときこ
のアクセスされるデータのアドレス変換を行うアドレス
変換部と、プレーン形式のグラフデータを読みだしてこ
のアドレス変換部により変換された変換アドレスに基づ
きパック形式のグラフデータに変換するリード時変換回
路と、表示メモリから読み出したグラフデータを変換ア
ドレスに基づき制御部からのデータに置換してプレーン
形式のデータとしてのち表示メモリに書き込むライト時
変換回路とを備えたものである。
データのプレーンパック変換回路は、表示メモリに対し
てプレーン形式のグラフデータのアクセスを行うときこ
のアクセスされるデータのアドレス変換を行うアドレス
変換部と、プレーン形式のグラフデータを読みだしてこ
のアドレス変換部により変換された変換アドレスに基づ
きパック形式のグラフデータに変換するリード時変換回
路と、表示メモリから読み出したグラフデータを変換ア
ドレスに基づき制御部からのデータに置換してプレーン
形式のデータとしてのち表示メモリに書き込むライト時
変換回路とを備えたものである。
［作用］ リード時変換回路は、表示メモリ内のグラフデータを
読み出して変換アドレスに基づきパック形式グラフデー
タに変換する。また、ライト時変換回路は、読み出され
たグラフデータを変換アドレスに基づき制御部からのデ
ータに置換して表示メモリに書き込む。
読み出して変換アドレスに基づきパック形式グラフデー
タに変換する。また、ライト時変換回路は、読み出され
たグラフデータを変換アドレスに基づき制御部からのデ
ータに置換して表示メモリに書き込む。
［実施例］ 次に本発明について図面を参照して説明する。第１図
は本発明のグラフデータ（以下、データという）のプレ
ーンパック変換回路の一実施例を示すブロック図であ
る。同図において、１は制御部、２はアドレス変換部、
３はプレーン構成の表示メモリ、４はパック形式データ
をプレーン形式データに変換して表示メモリ３に対し書
き込みを行うライト時変換回路、５は表示メモリ３から
読み出したプレーン形式のデータをパック形式データに
変換するリード時変換回路、６はライト時変換回路４の
入力データバッファ、７はライト時変換回路４の出力デ
ータバッファ、８はリード時変換回路５の入力データバ
ッファ、９はリード時変換回路５の出力データバッファ
である。
は本発明のグラフデータ（以下、データという）のプレ
ーンパック変換回路の一実施例を示すブロック図であ
る。同図において、１は制御部、２はアドレス変換部、
３はプレーン構成の表示メモリ、４はパック形式データ
をプレーン形式データに変換して表示メモリ３に対し書
き込みを行うライト時変換回路、５は表示メモリ３から
読み出したプレーン形式のデータをパック形式データに
変換するリード時変換回路、６はライト時変換回路４の
入力データバッファ、７はライト時変換回路４の出力デ
ータバッファ、８はリード時変換回路５の入力データバ
ッファ、９はリード時変換回路５の出力データバッファ
である。
まず、表示メモリ３のワード構成につき、説明する。
表示メモリは、複数、例えば、８枚のプレーンで構成さ
れているが、これらのプレーンは全て、同一のワードア
ドレス（プレーン内ワードアドレス）により同時にアク
セスされる。このプレーン内ワードは、後述するよう
に、16ビット構成となっており、このプレーン内ワード
には、グラフデータの画面上で連続する16ビットの当該
プレーンのデータが格納されている。この表示メモリ３
は、あるプレーン内ワードアドレスが供給されると、全
プレーンのこのワードアドレスが同時にアクセスされ
る。
表示メモリは、複数、例えば、８枚のプレーンで構成さ
れているが、これらのプレーンは全て、同一のワードア
ドレス（プレーン内ワードアドレス）により同時にアク
セスされる。このプレーン内ワードは、後述するよう
に、16ビット構成となっており、このプレーン内ワード
には、グラフデータの画面上で連続する16ビットの当該
プレーンのデータが格納されている。この表示メモリ３
は、あるプレーン内ワードアドレスが供給されると、全
プレーンのこのワードアドレスが同時にアクセスされ
る。
本実施例では、外部から供給されるパック形式データ
のアドレスが、それに対応するプレーン内ワードアドレ
スに変換され表示メモリに供給される。
のアドレスが、それに対応するプレーン内ワードアドレ
スに変換され表示メモリに供給される。
また、読み出されたプレーン内ワードアドレスのプレ
ーンデータを、パック形式データに並び替えるための基
準となる信号（即ち、プレーン内ワードのビット位置を
示す信号、以下の説明では、これを単に「変換アドレ
ス」と称する）が生成される。これらの変換・生成は、
アドレス変換部２にて行われる。
ーンデータを、パック形式データに並び替えるための基
準となる信号（即ち、プレーン内ワードのビット位置を
示す信号、以下の説明では、これを単に「変換アドレ
ス」と称する）が生成される。これらの変換・生成は、
アドレス変換部２にて行われる。
ライト時変換回路４は、制御部１からのパック形式の
データを入力データバッファ６を介して入力し、アドレ
ス変換部２の変換アドレスに基づきこれをプレーン形式
のデータに変換して、出力データバッファ７を介して表
示メモリ３に格納する。また、リード時変換回路５は、
表示メモリ３に格納されているプレーン形式のデータを
入力データバッファ８を介して入力し、アドレス変換部
２の変換アドレスに基づきこれをパック形式のデータに
変換して、出力データバッファ９を介して制御部１に送
出する。
データを入力データバッファ６を介して入力し、アドレ
ス変換部２の変換アドレスに基づきこれをプレーン形式
のデータに変換して、出力データバッファ７を介して表
示メモリ３に格納する。また、リード時変換回路５は、
表示メモリ３に格納されているプレーン形式のデータを
入力データバッファ８を介して入力し、アドレス変換部
２の変換アドレスに基づきこれをパック形式のデータに
変換して、出力データバッファ９を介して制御部１に送
出する。
次に、アドレス変換部２について説明する。第２図
は、アドレス変換部２により変換されたアドレスと表示
メモリ３に格納されるデータ、すなわち各プレーンに格
納されるデータとの対応を示す説明図である。同図にお
いて、ADはアドレス変換部２により変換された変換アド
レス、P0〜P7は表示メモリ３内のプレーンである。そし
て、変換アドレスADの０ビットからＦビットは、それぞ
れ各プレーン、すなわちプレーンP0〜P7に格納されるデ
ータの０ビットから15ビットのアドレスに対応する。す
なわち、この変換アドレスADは、プレーンP0〜P7に対し
て読みだしまたは書き込みを行うとき、それぞれのプレ
ーンP0〜P7のデータのビットを共通に選択するものであ
る。
は、アドレス変換部２により変換されたアドレスと表示
メモリ３に格納されるデータ、すなわち各プレーンに格
納されるデータとの対応を示す説明図である。同図にお
いて、ADはアドレス変換部２により変換された変換アド
レス、P0〜P7は表示メモリ３内のプレーンである。そし
て、変換アドレスADの０ビットからＦビットは、それぞ
れ各プレーン、すなわちプレーンP0〜P7に格納されるデ
ータの０ビットから15ビットのアドレスに対応する。す
なわち、この変換アドレスADは、プレーンP0〜P7に対し
て読みだしまたは書き込みを行うとき、それぞれのプレ
ーンP0〜P7のデータのビットを共通に選択するものであ
る。
次に、表示メモリ３に格納されているデータの読みだ
し動作について説明する。まず、プレーンP0〜P7に格納
されているデータ読みだし時のデータ変換について説明
する。第３図は、プレーンP0〜P7からの読みだしデータ
の変換を示す説明図である。同図において、プレーンP0
〜P7に格納されているデータ、すなわちプレーンデータ
PD0〜PD7の中で、各プレーン共通の変換アドレスADによ
り指定されるビットの内容がプレーンデータPD0の０ビ
ット目から順次読み出されてリードデータRDを形成しパ
ック形式データとして取り出されるものである。すなわ
ち、変換アドレスADの０番地にはプレーンデータPD0〜P
D7の０ビット目のデータ00〜07が取り出され、同様に変
換アドレスADの１番地にはプレーンデータPD0〜PD7の１
ビット面データ10〜17が取り出される。
し動作について説明する。まず、プレーンP0〜P7に格納
されているデータ読みだし時のデータ変換について説明
する。第３図は、プレーンP0〜P7からの読みだしデータ
の変換を示す説明図である。同図において、プレーンP0
〜P7に格納されているデータ、すなわちプレーンデータ
PD0〜PD7の中で、各プレーン共通の変換アドレスADによ
り指定されるビットの内容がプレーンデータPD0の０ビ
ット目から順次読み出されてリードデータRDを形成しパ
ック形式データとして取り出されるものである。すなわ
ち、変換アドレスADの０番地にはプレーンデータPD0〜P
D7の０ビット目のデータ00〜07が取り出され、同様に変
換アドレスADの１番地にはプレーンデータPD0〜PD7の１
ビット面データ10〜17が取り出される。
次に、プレーンデータPDの読みだし動作、すなわちリ
ード時変換回路５の動作を説明する。第４図は、リード
時変換回路５の動作を説明するブロック図である。同図
において、51〜54はリード時変換回路５内のマルチプレ
クサである。各マルチプレクサ51〜54は変換アドレスAD
に従い、各プレーンデータPD0〜PD3のうちでプレーンデ
ータPD0の０ビットから順次取り出して制御部１に送出
する。そして、制御室１ではこれを読みだしてリードテ
ータRDとする。
ード時変換回路５の動作を説明する。第４図は、リード
時変換回路５の動作を説明するブロック図である。同図
において、51〜54はリード時変換回路５内のマルチプレ
クサである。各マルチプレクサ51〜54は変換アドレスAD
に従い、各プレーンデータPD0〜PD3のうちでプレーンデ
ータPD0の０ビットから順次取り出して制御部１に送出
する。そして、制御室１ではこれを読みだしてリードテ
ータRDとする。
次に、表示メモリ３への書き込み動作について説明す
る。まず、プレーンP0〜P7へのデータ書き込み時のデー
タの変換について説明する。第５図は、プレーンP0〜P7
へ書き込まれるデータの変換を示す説明図である。同図
において、パック形式データ、すなわちライトデータWD
の０ビットから７ビットの位置はそれぞれプレーンP0か
らプレーンP7に対応している。そして、このライトデー
タWDの各ビットの内容が各プレーン共通の変換アドレス
ADの番地に書き込まれる。すなわち、変換アドレスADの
０番地において、各プレーンP0〜P7にはライトデータWD
の０ビット〜７ビットの内容がそれぞれ対応して書き込
まれる。
る。まず、プレーンP0〜P7へのデータ書き込み時のデー
タの変換について説明する。第５図は、プレーンP0〜P7
へ書き込まれるデータの変換を示す説明図である。同図
において、パック形式データ、すなわちライトデータWD
の０ビットから７ビットの位置はそれぞれプレーンP0か
らプレーンP7に対応している。そして、このライトデー
タWDの各ビットの内容が各プレーン共通の変換アドレス
ADの番地に書き込まれる。すなわち、変換アドレスADの
０番地において、各プレーンP0〜P7にはライトデータWD
の０ビット〜７ビットの内容がそれぞれ対応して書き込
まれる。
次に、プレーンデータPDの書き込み動作、すなわちラ
イト時変換回路４の動作を説明する。第６図は、ライト
時変換回路５の動作を説明するブロック図である。同図
において、WD0〜WD3は制御部１から入力されるライトデ
ータWDの各ビット、41〜44はマルチプレクサ、PWD0〜PW
D3は各プレーンPD0〜PD3へ書き込まれるライトデータで
ある。各マルチプレクサ41〜44は、変換アドレスADに従
い、読み出されたプレーンデータPD0〜PD3のうちでプレ
ーンデータPD0の０ビットから順次このプレーンデータP
D0〜PD3のビットの内容をライトデータWD0〜WD3に置き
換えてプレーンライトデータPWD0〜PWD3として表示メモ
リ３に送出して格納する。
イト時変換回路４の動作を説明する。第６図は、ライト
時変換回路５の動作を説明するブロック図である。同図
において、WD0〜WD3は制御部１から入力されるライトデ
ータWDの各ビット、41〜44はマルチプレクサ、PWD0〜PW
D3は各プレーンPD0〜PD3へ書き込まれるライトデータで
ある。各マルチプレクサ41〜44は、変換アドレスADに従
い、読み出されたプレーンデータPD0〜PD3のうちでプレ
ーンデータPD0の０ビットから順次このプレーンデータP
D0〜PD3のビットの内容をライトデータWD0〜WD3に置き
換えてプレーンライトデータPWD0〜PWD3として表示メモ
リ３に送出して格納する。
［発明の効果］ 以上説明したように本発明に係るグラフデータのプレ
ーンパック変換回路は、グラフデータの書き込み時また
は読みだし時にアドレス変換を行うアドレス変換部，リ
ード時変換回路およびライト時変換回路を有し、リード
時変換回路は、表示メモリ内のグラフデータを読み出し
て変換アドレスに基づきパック形式グラフデータに変換
する。また、ライト時変換回路は、読み出されたグラフ
データを変換アドレスに基づいて制御部からのデータに
置換し表示メモリに書き込むようにしたので、パック形
式データ構成の装置からプレーン形式データ構成の表示
メモリに対してアクセスすることができ、従ってパック
形式データ構成の装置とプレーン形式データ構成の表示
メモリとの間に互換性を持たせることができるという効
果がある。
ーンパック変換回路は、グラフデータの書き込み時また
は読みだし時にアドレス変換を行うアドレス変換部，リ
ード時変換回路およびライト時変換回路を有し、リード
時変換回路は、表示メモリ内のグラフデータを読み出し
て変換アドレスに基づきパック形式グラフデータに変換
する。また、ライト時変換回路は、読み出されたグラフ
データを変換アドレスに基づいて制御部からのデータに
置換し表示メモリに書き込むようにしたので、パック形
式データ構成の装置からプレーン形式データ構成の表示
メモリに対してアクセスすることができ、従ってパック
形式データ構成の装置とプレーン形式データ構成の表示
メモリとの間に互換性を持たせることができるという効
果がある。
第１図は本発明に係るグラフデータのプレーンパック変
換回路の一実施例を示すブロック図、第２図，第３図，
第５図はこの変換回路の変換動作を説明する説明図、第
４図，第６図はこの変換回路の動作説明に供するブロッ
ク図である。 １……制御部、２……アドレス変換部、３……表示メモ
リ、４……ライト時変換回路、５……リード時変換回
路、6,8……入力データバッファ、7,9……出力データバ
ッファ、41〜44、51〜54……マルチプレクサ、AD……変
換アドレス。
換回路の一実施例を示すブロック図、第２図，第３図，
第５図はこの変換回路の変換動作を説明する説明図、第
４図，第６図はこの変換回路の動作説明に供するブロッ
ク図である。 １……制御部、２……アドレス変換部、３……表示メモ
リ、４……ライト時変換回路、５……リード時変換回
路、6,8……入力データバッファ、7,9……出力データバ
ッファ、41〜44、51〜54……マルチプレクサ、AD……変
換アドレス。
フロントページの続き (72)発明者 松原 清隆 東京都港区芝５丁目33番１号 日本電気 株式会社内 (56)参考文献 特開 昭64−17164（ＪＰ，Ａ) 特開 昭63−167982（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数のプレーンで構成され、プレーン形式
のグラフデータによりアクセスされる表示メモリに対し
て制御部からアクセスされるパック形式のグラフデータ
を前記プレーン形式のグラフデータに変換するグラフデ
ータのプレーンパック変換回路であり、 前記表示メモリは、前記複数のプレーンに共通するプレ
ーン内アドレスにより、プレーン内の複数ビットからな
るプレーン内ワードを単位としてアクセスされる表示メ
モリであり、 前記表示メモリに対して前記プレーン形式のグラフデー
タのアクセスを行うとき、供給されたパック形式のアド
レスを、対応するプレーン内ワードのビット位置を示す
信号に変換し、変換アドレスとして出力するアドレス変
換部と、 前記表示メモリから前記プレーン形式のグラフデータを
読み出して前記アドレス変換部により変換された変換ア
ドレスに基づき前記パック形式のグラフデータに変換す
るリード時変換回路と、 前記表示メモリから読み出したグラフデータを、前記変
換アドレスに基づき前記制御部からのデータに置換して
前記プレーン形式のデータとしたのち前記表示メモリに
書き込みを行うライト時変換回路と、 を備えてなるグラフデータのプレーンパック変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130083A JP2845491B2 (ja) | 1989-05-25 | 1989-05-25 | グラフデータのプレーンパツク変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130083A JP2845491B2 (ja) | 1989-05-25 | 1989-05-25 | グラフデータのプレーンパツク変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309397A JPH02309397A (ja) | 1990-12-25 |
| JP2845491B2 true JP2845491B2 (ja) | 1999-01-13 |
Family
ID=15025575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130083A Expired - Lifetime JP2845491B2 (ja) | 1989-05-25 | 1989-05-25 | グラフデータのプレーンパツク変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845491B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW522723B (en) * | 2000-08-15 | 2003-03-01 | Pixim Inc | Circuit and method for pixel rearrangement in a digital pixel sensor readout |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167982A (ja) * | 1986-12-31 | 1988-07-12 | Nec Corp | 直列デ−タの処理回路 |
| JPS6417164A (en) * | 1987-07-13 | 1989-01-20 | Fuji Xerox Co Ltd | Picture processor |
-
1989
- 1989-05-25 JP JP1130083A patent/JP2845491B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02309397A (ja) | 1990-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0420489B2 (ja) | ||
| US5293593A (en) | Method and apparatus for the mapping of physically non-contiguous memory fragments to be linearly addressable | |
| JPH06131124A (ja) | 磁気ディスク・メモリ装置のためのバッファ・メモリ装置の制御法 | |
| JP3786993B2 (ja) | データ記憶ユニット及び該ユニットを用いたデータ記憶装置 | |
| JP2845491B2 (ja) | グラフデータのプレーンパツク変換回路 | |
| JP3349929B2 (ja) | メモリ制御装置 | |
| JP2510317B2 (ja) | Ｔｌｂアクセス装置 | |
| JPH0477948A (ja) | メモリアクセス制御方式およびそれを用いた情報処理装置 | |
| JPS59173868A (ja) | アドレス制御方式 | |
| JPS63178291A (ja) | マルチプレ−ンビデオｒａｍ素子とその描画装置 | |
| JPS6289085A (ja) | デ−タ転送方法 | |
| JPH02244350A (ja) | 主記憶装置アクセス方式 | |
| JPS62130438A (ja) | メモリアクセス方式 | |
| JPS6353659A (ja) | 画像メモリ装置 | |
| JPS63307556A (ja) | 記憶装置 | |
| JPH0926780A (ja) | ディスプレイ制御回路 | |
| JPH0113118B2 (ja) | ||
| JPH05265941A (ja) | ファーストイン・ファーストアウトメモリ | |
| JPH03204049A (ja) | メモリ制御装置 | |
| JPS60254477A (ja) | メモリシステム | |
| JPH01207848A (ja) | 記憶装置 | |
| JPS598057A (ja) | メモリ装置 | |
| JPS6349806B2 (ja) | ||
| JPH0363850A (ja) | ストア方式 | |
| JPH0385658A (ja) | データ処理装置 |