JPS63167982A - 直列デ−タの処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像データ処理回路などに適用される直列デ
ータの処理回路に関するものである。

従来の技術 画像データ処理回路などでは、直列伝送路を介して転送
されてくる直列データを並列データに変換しつつバッフ
ァ・メモリに保存するという直列データの処理がしばし
ば必要になる。

すなわち、第３図に示すように、直列データＳＤが、シ
フトレジスタで構成される直列／並列変換回路３１にお
いて、シフトクロックＧＫに同期してシフトされ、ビッ
トａＯからａ７までの８ビツト構成の並列データに変換
されつつバッファ・メモリ３２に書込まれる。書込みア
ドレスＡＤＲは、シフトクロックＣＫに基づき、アドレ
ス・カウンタ３３で作成され、メモリ制御回路３４を経
由してメモリ３２に供給される。

発明が解決しようとする問題点 第３図に例示した従来の直列データの処理回路では、直
列／並列変換された並列データをシフトクロックの速度
程度以上の高速でメモリに書込む必要がある。このため
、高価な高速のメモリが必要になり、装置が高価になる
という問題がある。

装置を安価にするため、そのような高速のメモリを使用
しない場合には直列データの転送速度を低下させなけれ
ばならず、処理能力が低下するという問題がある。

問題点を解決するための手段 本発明に係わる直列データの処理回路は、シフトレジス
タで構成され直列データを受ける第１゜第２の直列／並
列変換回路と、これら第１．第２の直列／並列変換回路
に対し、シフト動作により直列／並列変換を行う第１の
動作モードと、シフト動作を停止して保持中の並列デー
タを書込みデータとしてメモリに供給する第２の動作モ
ードとを互いに交番しつつ行わせる動作モード交番制御
手段とを備え、高価な高速メモリを使用することなく、
またデータの転送速度を低下させることもなく直列／並
列変換データを格納するように構成されている。

作用 すなわち、上述の構成によれば、第１．第２の直列／並
列変換回路のうちの一方にシフト動作を行わせている間
に他方にシフト動作を停止させ、これが保持しているデ
ータをメモリに書込む構成であるから、メモリへの書込
み速度を並列データのビット幅の逆数倍程度まで低速化
できる。。

以下、本発明の更に詳細を実施例によって説明する。

実施例 第１図は、本発明の一実施例に係わる直列データの処理
回路の構成を示すブロック図である。

この直列データの処理回路は、直列データを受ける第１
．第２の直列／並列変換回路１１．１２と、バッファ・
メモリ１３と、アドレス・カウンタ１４と、メモリ制御
回路１５とに加えて、動作モード交番制御部２０を備え
ている。この動作モード交番制御部２０は、制御回路２
１と、セレクタ２２と、論理ゲート２３〜２５とで構成
されている。

直列伝送路などを介して転送されて（る直列データＳＤ
は、いずれもシフトレジスタで構成された第１．第２の
直列／並列変換回路１１．１２のそれぞれに供給される
。第１．第２の直列／並列変換回路１１．１２は、受は
取った直列データＳＤをノアゲート２３と２４を介して
供給されるシフトクロックＣＫの立下りに同期してシフ
トさせてゆくことにより並列データに変換する。

動作モード交番制御部２０の制御回路２１は、シフトク
ロックＣＫに基き動作モード交番制御信号Ｓを作成し、
これをノアゲート２３の一方の入力端子に供給すると共
に、インバータ２５で反転しつつノアゲート２４の一方
の入力端子にも供給する。この結果、交番制御信号Ｓの
ハイとロー間の状態変化に伴いノアゲート２３．２４の
出力が交互にハイ状態に固定され、第１．第２の直列／
並列変換回路１１．１２のシフト動作が交互に停止する
。

すなわち、第２図の波形図に例示するように、交番制御
信号Ｓ（最下段）がローに立下がった後は、シフトクロ
ックＣＫがローに立下がるたびにノアゲート２３の出力
がハイに立上がり、第１の直列／並列変換回路１１にお
いて直列データＳＤのシフトが行われる。一方、ノアゲ
ート２４の出力は、シフトクロックＧＫの二値状態に関
係なくインバータ２５のハイ出力によってローに固定さ
れ、第２の直列／並列変換回路１２は直列データＳＤの
シフト動作を停止する。

次に、交番制御信号Ｓがハイに立上がると、今度はノア
ゲート２３の出力がローに固定されて第１の直列／並列
変換回路１１による直列データＳＤのシフト動作が停止
される。また、一方の入力端子にインバータ２５のロー
信号を受けるノアゲート２４の出力は、他方の入力端子
に供給されるシフトクロックＣＫがローに立下がるたび
にハイに立上がり、第２の直列／並列変換回路１２によ
る直列データＳＤのシフト動作が開始される。

上記第１．第２の直列／並列変換回路１１，１２による
シフト動作の開始／停止の交番と並行して、交番制御信
号Ｓの二値状態に応じてセレクタ２２が切り替えられ、
シフト動作が停止した側の直列／並列変換回路に保持さ
れている８ビツトのデータが書込みデータｃｏ−ｃ７と
してセレクタ２２を経てバッファメモリ１３のデータ入
出力端子に供給される。

すなわち、第２図の波形図の左端部分に示すように、セ
レクタ２２は交番制御信号Ｓがローに立下がると、これ
に伴いシフト動作を停止した第２の直列／並列変換回路
１２に保持されている８ビツトのデータｂＯ〜ｂ７を書
込みデータｃ　Ｑ　”−ｃ７として選択し、メモリ１３
のデータ入出力端子に供給する。次に、交番制御信号Ｓ
が立上がると、セレクタ２２は、新たにシフト動作を停
止した第１の直列／並列変換回路１２に保持されている
８ビツトのデータａＯ〜ａ７を書込みデータＣＯ〜Ｃ７
として選択し、メモリ１３に供給する。

メモリ制御回路１５は、アドレスカウンタ１４から受は
取ったアドレスＡＤＲをメモリ１３のアドレス信号線に
供給し、書込み信号Ｗをローに立下げることによりセレ
クタ２２から出力される８ビツトの並列データｃＱｘｃ
７をメモリ１３に書込む。この書込みは、第２図に例示
するように、シフトクロック速度の１／４程度の低速で
行われる。必要であれば、メモリ書込み速度をシフトク
ロック速度の最低１／８程度もの低速度とすることもで
きる。

以上、並列データの幅が８ビツトの場合を例示したが、
この並列データの幅は１６ビツト、２４ビツトなど更に
大きな値であってもよく、そのような場合、書込み速度
はシフトクロック速度の最低１／１６．１／２４と更に
低速にすることができる。

また、メモリに対するデータ書込み速度を一定とすれば
、その８倍、１６倍、２４倍・・・・もの高速でデータ
転送を行うことができる。

発明の効果 以上詳細に説明したように、本発明に係わる直データの
出力回路は、第１．第２の直列／並列変換回路と、これ
ら直列／並列変換回路にシフト動作により直列／並列変
換を行う第１の動作モードと、シフト動作を停止して保
持中の並列データを書込みデータとしてメモリに供給す
る第２の動作モードとを互いに交番しつつ行わせる動作
モード交番制御手段とを備え、一方にシフト動作を行わ
せている間に他方にシフト動作を停止させ、これが保持
しているデータをメモリに書込む構成であるから、メモ
リへの書込み速度を並列データのビット幅の逆数倍程度
まで低速化できる。

この結果、高価な高速メモリを使用することなく、また
データの転送速度を低下させることもなく直列データを
処理することが可能になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わる直列データの処
理回路の構成を示すブロック図、第２図は第１図に示し
た直列データの処理回路の動作を説明するための波形図
、第３図は従来の直列データの処理回路の構成を示すブ
ロック図である。 １１・・・第１の直列／並列変換回路、１２・・・第２
の直列／並列変換回路、１３・・・バッファメモリ、１
４・・・アドレスカウンタ・１５・・・メモリ制御回路
、２０・・・動作モード交番制御回路、２１・・・制御
部、２２・・・セレクタ、２３〜２５・・・論理ゲート
、ＳＤ・・・直列データ、ＣＫ・・・シフトクロック、
Ｃ・・・書込みデータ、ＡＤＨ・・・書込みアドレス、
Ｗ・・・書込み指令信号。

Claims (1)

1. 【特許請求の範囲】 シフトレジスタで構成され直列データを受ける第１、第
   ２の直列／並列変換回路と、 これら第１、第２の直列／並列変換回路に対し、シフト
   動作により直列／並列変換を行う第１の動作モードと、
   シフト動作を停止して保持中の並列データを書込みデー
   タとしてメモリに供給する第２の動作モードとを互いに
   交番しつつ行わせる動作モード交番制御手段とを備えた
   ことを特徴とする直列データの処理回路。