KR910006684Y1

KR910006684Y1 - 중앙처리장치 신호 제어회로

Info

Publication number: KR910006684Y1
Application number: KR2019880022418U
Authority: KR
Inventors: 유용준
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1988-12-31
Filing date: 1988-12-31
Publication date: 1991-08-31
Also published as: KR900012932U

Abstract

내용 없음.

Description

중앙처리장치 신호 제어회로

제1도는 일반적인 데이타 처리시스템도.

제2도는 본 고안의 회로도.

제3도는 제2도의 동작파형도.

* 도면의 주요부분에 대한 부호의 설명

G1-G12 : 논리합소자 I1-I2 : 반전소자

F1,F2 : 플립플롭

본 고안은 중앙처리장치(Central Processor Unit)를 이용한 디지탈 데이타 처리시스템에 관한 것으로, 특히 중앙처리장치의 신호로 주변회로들을 제어하는 회로에 관한 것이다.

일반적으로 중앙처리장치를 이용하여 디지탈 데이타를 처리하는 시스템을 여러가지가 있으나 범용으로 사용되는 16비트용 디지탈 데이타 시스템을 제1도와 같이 구성되어 있으며 작동을 설명하면 하기와 같다.

제1,2입출력부(11,12)에 16비트의 디지탈 데이타가 입력되면 중앙처리장치(Central Processor Unit : 이하 CPU라 함)(10)은 제1,2버퍼(15,16)를 통해 상기 제1,2입출력부(11,12)로 부터 디지탈 데이타를 입력하여 처리한 다음 제3,4입출력부(17,18)를 통해 제1,2메모리(13,14)에 일시 저장하거나 또는 처리된 디지탈 데이타를 제1,2버퍼(15,16)를 통해 상기 제1,2입출력부(11,12)로 출력한다.

그러면 상기 제1,2입출력부(11,12)는 CPU(10)로 부터 입력된 디지탈 데이타를 다른 디지탈 데이타 처리시스템으로 출력하거나 또는 표시장치를 통해 표시하게 된다. 그리고 제어부(19)는 상기 CPU(10)의 제어하에 상기 제1-4버퍼(15-18)의 전송방향 및 상기 제1,2입출력부(11,12)의 입출력작동과 상기 제1,2메모리(13,14)의 기록 및 독출작동을 제어한다.

그러나 상기 제어부(19)는 종래에 단일의 집적회로화가 되어 있기는 하나 기능이 제한되어 있으며 또한 내부 회로의 미공개로 시스템 개발시 응용이 어려운 문제점과 상기 제어부(19)를 사용하여 원하는 신호형태로 변형하기 위해 부품을 추가사용하여야 함으로 회로구성이 복잡해지는 문제점이 있다.

따라서 본 고안의 목적은 CPU를 이용하는 디지탈 데이타 처리시스템에 있어서 CPU의 신호로 주변회로를 제어하기 위한 제어신호를 발생할수 있는 신호 제어회로를 제공함에 있다.

이하 본 고안을 첨부하여 상세히 설명한다.

제2도는 본 고안의 회로도로서, CPU(10)로 부터 출력된 어드레스래치 인에이블신호(Address Latch Enable : 이하 ALE라 함)및 버스 하이인에어블신호(Bus high Enable : 이하라 함)과 로우워 칩 셀렉터신호(Lower Chip Select : 이하라 함)을 입력하는 동시에 상태신호(이하라 함)를 반전 입력하여 논리합 연산함으로 제1메모리 칩 셀렉터신호(이하라함)를 발생하는 제1논리합소자(G1)와, 상기 CPU(10)로 부터 출력된및 ALE와 최하위비트 어드레스(이하 A0라함)을 입력하는 동시에 S2에 반전 입력하여 연산함으로 제2메모리 칩셀렉터신호(이하라함)를 발생하는 제2논리합소자(G2)와, 상기 CPU(10)로 부터 출력된를 반전 입력하는 동시에 리드신호(이하라 함)을 이력하여 메모리리드신호(이하라 함)를 발생하는 제3논리합소자(G3)와, 상기 CPU(10)로 부터 출력된와를 입력하여 논리합연산함으로 입출력 리드신호 (이하라 함)를 발생하는 제4논리합소자(G4)와, 상기 CPU(10)로 부터 출력된및와 데이타 인에이블(Data Enable :라 함)신호를 입력하여 논리합 연산함으로 제1버퍼 인에이블 신호(이하라 함)을 발생하는 제5논리합소자(G5)와, 상기 CPU(10)로 부터 출력된및 A0을 입력하여 논리합연산함으로 제2버퍼인에이블신호(이하라 함)를 발생하는 제6논리합소자(G6)와, 상기 CPU(10)로 부터 출력된를 반전 입력하는 동시에와를 입력하여 논리합연산함으로 제3버퍼인에어블신호(이하라 함)를 발생하는 제7논리합소자(G7)와, 상기 CPU(10)로 부터 출력된를 반전 입력하는 동시에 AO와를 입력하여 논리합연산함으로 제4버퍼인에이블신호(이하라 함)를 발생하는 제8논리곱소자(G8)와, 상기 CPU(10)로 부터 출력된 라이트신호(이하라 함) 및와 클럭펄스(CK)를 입력하여와를 논리합 연산한 다음 클럭펄스 폭만큼 지연하고 상기 지연된 신호와 재논리연산함으로 입출력라이트신호(이하라 함)을 발생하기 위해 제9,10논리합소자(G9,G10) 및 플립플롭(F1)으로 이루어진 제1라이트신호발생부(21)와, CPU(10)로 부터 출력된및 클럭펄스(CK)를 입력하는 동시에를 반전 입력하여와 반전된를 논리합 연산한 다음 클럭펄스폭만큼 지연하고 상기 지연된 신호와 연산함으로 메모리라이트신호(이하라 함)을 발생하기 위해 제11,12논리합소자(G11,G12)와 플립플롭(F2)로 이루어진 제2라이트신호 발생부(22)로 구성된다.

제3도는 제2도에 대한 동작파형도이다.

따라서 본 고안을 제1-3도를 참조하여 설명한다.

먼저 제1논리합소자(G1)는 라인(101)상에 제3도 36과 같은라인 ALE가 인가되고 라인(103)상에 제3도 35와 같은가 인가되며 두 라인(102,105)상에 제3도 32와 같은및 반전된가 인가될때 라인(110)상에 제3도 40과 같은를 발생한다.

제2논리합소자(G2)는 라인(101)상에 제3도 36과 같은 ALE가 인가되고, 라인(103)상에 제3도 35와 같은가 인가되며, 두라인(104,105)상에 제3도 32와 AO 및 반전된가 인가될때 제3도 40과 같은를 라인(111)상에 발생한다.

그리고 제3논리합 소자(G3)는 라인(105)상에 제3도 32와 같은가 인버터(I1)을 통해 반전 입력되고 라인(106)상에 제3도와 34와 같은가 인가될때 제3도 39와 같은를 라인(112)을 통해 발생한다.

제4논리합 소자(G4)는 라인(105)상에 제3도 32와 같은가 인가되고 라인(106)상에 제3도 34와 같은가 인가될때 제3도 39와 같은를 라인(113)을 통해 발생한다.

제5논리합소자(G5)는 두라인(102,105)상에 제3도 32와 같은및가 인가되고, 라인(107)상에 제3도 37과 같은이 인가될때 제3도와 같은를 라인(114)상에 발생한다.

제6논리합소자(G6)는 두라인(104,105)상에 제3도 32와 같은 A0와가 인가되고, 라인(107)상에 제3도 37과 같은이 인가될때 제3도 41과 같은를 라인(115)상에 발생한다. 그리고 제7논리합소자(G7)는 두라인(102,105)상에 제3도 32와 같은및 반전된가 인가되고, 라인(107)상에 제3도 37과 같은이 인가될때 제3도 42와 같은를 라인(116)상에 발생한다.

한편, 제8논리곱소자(G8)는 두라인(104,105)상에 제3도 32와 같은 AO및 반전된가 인가될때 제3도 42와 같은를 라인(117)상에 발생한다. 그리고 제1-제2라이트 신호 발생부(21,22)는 다음과 같이과을 발생한다. 라인(105)을 통해 제3도 32와 같은와 라인(108)을 통해 제3도 33과 같은을 제9논리합소자(G9)로 입력하여 논리합 연산 출력하게 된다. 상기 제9논리합 소자(G9)에서 논리합 연산된 신호를 데이타 입력단(D)으로 입력하는 플립플롭(F1)은 라인(109)를 통해 입력되는 클럭펄스(CK)에 의해 소정 지연 출력하게 된다. 상기 제9논리합소자(G9)에서 논리합 연산된 신호와 상기 플립플롭(F1)에서 소정 지연된 신호는 제10논리합소자(G10)로 인가되어 논리합 연산함으로서 제3도 38과 같은을 발생하여 라인(120)을 통해 출력하게 된다. 또한 라인(105)를 통해 제3도 32와 같은를 인버터(I2)를 통해 반전 입력하는 동시에 라인(108)을 통해 제3도 33과 같은을 입력하는 제11논리합소자(G11)는 상기 두입력 신호를 논리합 연산 출력하게 된다.

상기 제11논리합소자(G11)에서 논리합 연산된 신호를 데이타 입력단(D)으로 입력하는 플립플롭(F2)은 라인(109)를 통해 입력되는 클럭펄스(CK)에 의해 소정 지연 출력하게 된다. 상기 제11논리하소자(G11)에서 논리합 연산된 신호와 상기 플립플롭(F2)에서 소정 지연된 신호는 제12논리합소자(G12)로 인가되어 논리합 연산함으로서 제3도 38과 같은을 발생하여 라인(121)을 통해 출력하게 된다.

상기와 같은 동작하는 제2도의 디지탈 데이타 제어시스템의 신호 제어신호로는 상기 CPU(10)의 신호들을 입력하여 제1도중 제1,2입출력(11,12) 및 제1,2메모리(13,14)와 제1-4버퍼(15-18)을 제어하게 된다. 그리고 제2도의 입력관계는 표1-1 및 표1-2, 표1-3에 도시한 바와같이 되는데 표1-1은 제1도중 제1,2메모리(13,14)의 리드 및 라이트 제어에 관한 것이고, 표1-2는 제1도중 제1,2메모리(13,14)의 칩셀렉터 제어에 관한 것이며, 표1-3는 제1도중 제1-4버퍼(15-16)의 제어에 관한 것이다.

[표 1-1]

[표 1-2]

[표 1-3]

부가적으로 제2도의 입력신호들에 대하여 설명하면 다음과 같다.

ALE : 어드레스 래치(Address Latch)로 출력이 로우논리상태일 경우 어드레스가 안정화 됐음을 나타낸다.

: 버스 하이인에이블(Bus high enable)로서 로우논리상태일 경우 하아바이트의 데이타가 입출력됨을 나타낸다.

AO : 최하위 어드레스 출력으로 로우논리상태일 경우 로우 바이트의 데이타가 입출력됨을 나타낸다.

: 리드(Read)신호를 로우논리상태일 경우 CPU(10)가 데이타를 읽는 상태이다.

: 라이트(Write)신호로 로우논리상태일 경우 CPU(10)가 데이타를 쓰는 상태이다.

: CPU(10)의 상태를 나타내는 출력으로 로우논리상태일 경우 입출력 주기를 나타내고 하이논리상태일 경우 메모리 주기임을 나타낸다.

: 데이타 인에이블(Data Enable)신호로 로우논리상태일때 안정된 데이타가 입출력된다.

: 로우워 칩셀렉터(Lower Chip select)로 메모리의 칩셀렉터 신호로 사용할수 있다.

CK : CPU(10)의 클럭펄스로 이 클럭을 기준으로 CPU(10)가 동작하고 있음을 나타낸다.

상술한 바와같이 본 고안은 간단한 논리소자를 이용하여 주변 회로에 알맞는 제어 신호를 생성할수 있는 이점이 있다.

Claims

CPU(10)의 출력 신호를 받아 각종 제어 신호를 발생하는 디지탈 데이타 처리 시스템의 신호 제어 회로에 있어서, 상기 CPU(10)로 부터 출력된 어드레스 래치 인에이블(ALE) 및 버스 하이 인에이블 신호 ()와 로우워 칩 셀렉터()를 입력하는 동시에 상태신호 ()를 반전 입력하여 제1메모리 칩 셀렉터신호()를 발생하는 제1논리합소자(G1)와, 상기 CPU(10)로 부터 출력된 어드레스 레치 인에이블 신호(ALE) 및 최하위 비트 어드레스(AO)와, 로워 칩 셀렉터 신호()를 입력하는 동시에 상태신호()를 반전 입력하여 제2메모리 칩 셀렉터신호()를 발생하는 제2논리합 소자(G2)와, 상기 CPU(10)로 부터 출력된 상태신호()를 반전 입력하는 동시에 리드신호()를 입력하여 메모리 리드신호()를 발생하는 제3논리합소자(G3)와, 상기 CPU(10)로 부터 출력된 상태신호()와 리드신호()는 입력하여 입출력리드신호()를 발생하는 제4논리합소자(G4)와, 상기 CPU(10)로 부터 출력된 상태신호() 및 버스 하이인에이블신호()와 데이타 인에이블신호()를 입력하여 제1버퍼 인에이블 신호()를 발생하는 제5논리합소자(G5)와, 상기 CPU(10)로 부터 출력된 상태신호() 및 최하위비트 어드레스(AO)와 데이타 인에이블신호()를 입력하여 제2버퍼 인에이블신호()를 발생하는 제6논리합소자(G6)와, 상기 CPU(10)로 부터 출력된 버스 하이인에이블() 및 데이타 인에이블 신호()를 입력하는 동시에 상태신호()를 반전 입력하여 제3버퍼 인에이블신호()를 발생하는 제7논리합소자(G7)와, 상기 CPU(10)로 부터 출력된 상태신호()를 반전 입력하는 동시에 최하위 비트 어드레스(AO) 및 데이타 인에이블신호()를 입력하여 제4버퍼 인에이블신호()를 발생하는 제8논리합소자(G8)와, 상기 CPU(10)로 부터 라이트 신호() 및 상태신호()와 클럭펄스(CK)를 입력하여 입출력 라이트 신호()를 발생하는 제1라이트 신호 발생부(21)와, 상기 CPU(10)로 부터 출력된 상태신호()를 반전 입력하는 동시에 라이트신호() 및 클럭펄스(CK)를 입력하여 메모리 라이트 신호를 발생하는 제2라이트 신호 발생부(22)로 구성됨을 특징으로 하는 회로.
제1항에 있어서, 상기 제1라이트 신호 발생부(21)는 상기 CPU(10)로 부터 출력된 라이트신호()와 상태신호(S2)를 논리합 연산 출력하는 제9논리합소자(G9)와, 상기 제9논리합소자(G9)의 논리합 출력신호를 상기 CPU(10)로 부터 출력되는 클럭펄스(CK)에 의해 래치시켜 지연 출력하는 플립플롭(F1)과, 상기 제9논리합 소자(G9)의 논리합 출력 신호와 이 플립플롭(F1)에서 지연된 신호를 논리합하여 입출력 신호를 출력하는 제10논리합소자(G10)로 구성됨을 특징으로 하는 회로.
제1항에 있어서, 상기 제2라이트 신호 발생부(22)는 상기 CPU(10)로 부터 출력된 라이트신호()를 입력하는 동시에 상태신호()를 반전 입력하여 논리합연산 출력하는 제9논리합소자(G11)와, 상기 제11논리합소자(G11)의 논리합 출력 신호를 상기 CPU(10)로 부터 출력되는 클럭펄스(CK)에 의해 래치시켜 지연 출력하는 플립플롭(F2)과, 상기 제11논리합 소자(G11)의 논리합 출력 신호와 상기 플립플롭(F2)에서 지연된 신호를 논리합하여 메모리 라이트 신호를 출력하는 제12논리합소자(G12)로 구성됨을 특징으로 하는 회로.