JPS62296637A - シリアルデ−タの受信装置 - Google Patents
シリアルデ−タの受信装置Info
- Publication number
- JPS62296637A JPS62296637A JP61140743A JP14074386A JPS62296637A JP S62296637 A JPS62296637 A JP S62296637A JP 61140743 A JP61140743 A JP 61140743A JP 14074386 A JP14074386 A JP 14074386A JP S62296637 A JPS62296637 A JP S62296637A
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- Pending
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- 238000004891 communication Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
産業上の利用分野
本発明はシリアルデータの通信装置に関し、簡単な構成
でありながら高度な通信にも対応できる受信装置を提供
するものであり、特にマイクロプロセッサに好適な装置
を実現するものである。
でありながら高度な通信にも対応できる受信装置を提供
するものであり、特にマイクロプロセッサに好適な装置
を実現するものである。
従来の技術
従来からワンチップのマイクロプロセソ”すなどにおい
て多用されているシリアルデータの受信装置は、シフト
レジスタとシフトカウンタ、さらにはバッファレジスタ
によって構成され、その典型的な例が特公昭６０−５８
４８２号公報（以下、文献１と略記する。）に示されて
いる。
て多用されているシリアルデータの受信装置は、シフト
レジスタとシフトカウンタ、さらにはバッファレジスタ
によって構成され、その典型的な例が特公昭６０−５８
４８２号公報（以下、文献１と略記する。）に示されて
いる。
発明が解決しようとする問題点
ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得す、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得す、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。
問題点を解決するための手段
前記した問題点を解決するために本発明のシリアルデー
タの受信装置では、受信クロックが供給される定レベル
伝搬型のシフトレジスタと、並列データがデータバスに
送出され、前記シフトレジスタの出力によって選択され
たビット位置にシリアル入力端子のデータが供給される
メモリからなる通信手段を備えている。
タの受信装置では、受信クロックが供給される定レベル
伝搬型のシフトレジスタと、並列データがデータバスに
送出され、前記シフトレジスタの出力によって選択され
たビット位置にシリアル入力端子のデータが供給される
メモリからなる通信手段を備えている。
作用
本発明では前記した構成によって、より簡単な構成で、
しかも汎用性に富んだシリアルデータの受信装置を実現
することができる。
しかも汎用性に富んだシリアルデータの受信装置を実現
することができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるシリアルデータの受
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子１０を介して
受信クロックが供給される８ビツトのシフトレジスタ１
００と、並列データがマイクロプロセッサのデータバス
２００に送出され、前記シフトレジスタ１００の出力に
よってデコードされたビット位置のデータがシリアル入
力端子２０から供給されるランダムアクセスメモＩ７３
００によって主要部が構成されている。また、前記シフ
トレジスタ１００の最上位ビット（Ｑ７）の出力はＤフ
リップフロップ４００に供給され、前記Ｄフリップフロ
ップ４００の出力信号がＡＮＤゲート４１０および割り
込み出力端子３０を介してマイクロプロセッサに対する
割り込み要求信号となるように構成されている。さらに
、リセット端子４０．クリア端子５０はマイクロプロセ
ッサのノンラッチ形式の出力ボートに接続されてソフト
ウェアによるリセット信号が供給され、割り込み禁止端
子６０はマイクロプロセッサのラッチ形式の出力ボート
に接続されてソフトウェアによる割り込みコントロール
に利用される。なお、ランダムアクセスメモリ３００に
接続されるブロックセレクト端子７０にはランダムアク
セスメモリ３００の並列出力部をアクティブ状態にする
ためのセレクト信号が供給される。
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子１０を介して
受信クロックが供給される８ビツトのシフトレジスタ１
００と、並列データがマイクロプロセッサのデータバス
２００に送出され、前記シフトレジスタ１００の出力に
よってデコードされたビット位置のデータがシリアル入
力端子２０から供給されるランダムアクセスメモＩ７３
００によって主要部が構成されている。また、前記シフ
トレジスタ１００の最上位ビット（Ｑ７）の出力はＤフ
リップフロップ４００に供給され、前記Ｄフリップフロ
ップ４００の出力信号がＡＮＤゲート４１０および割り
込み出力端子３０を介してマイクロプロセッサに対する
割り込み要求信号となるように構成されている。さらに
、リセット端子４０．クリア端子５０はマイクロプロセ
ッサのノンラッチ形式の出力ボートに接続されてソフト
ウェアによるリセット信号が供給され、割り込み禁止端
子６０はマイクロプロセッサのラッチ形式の出力ボート
に接続されてソフトウェアによる割り込みコントロール
に利用される。なお、ランダムアクセスメモリ３００に
接続されるブロックセレクト端子７０にはランダムアク
セスメモリ３００の並列出力部をアクティブ状態にする
ためのセレクト信号が供給される。
以上のように構成された受信装置について、第１図の構
成図と第２図に示した主要部、のタイミングチャートを
もとにその動作を説明する。
成図と第２図に示した主要部、のタイミングチャートを
もとにその動作を説明する。
まず、第２図Ａはシリアルクロック端子１０に供給され
るクロック信号波形を示したものであり、第２図Ｂ、Ｃ
，Ｄ、Ｅ、Ｆ、Ｇ、Ｈ，Ｉはいずれもシフトレジスタ１
００の各ビットの出力信号波形を示したものであり、第
２図Ｊはシリアル入力端子２０に外部から供給されるシ
リアルデータの変化のもようを示したものであり、第２
図にはＤフリップフロップ４００の出力信号波形を示し
たものである。
るクロック信号波形を示したものであり、第２図Ｂ、Ｃ
，Ｄ、Ｅ、Ｆ、Ｇ、Ｈ，Ｉはいずれもシフトレジスタ１
００の各ビットの出力信号波形を示したものであり、第
２図Ｊはシリアル入力端子２０に外部から供給されるシ
リアルデータの変化のもようを示したものであり、第２
図にはＤフリップフロップ４００の出力信号波形を示し
たものである。
第１図に示した装置によってシリアルデータの受信を行
うには、あらかじめシフトレジスタ１００の状態を［０
００００００１］にするとともにＤフリップフロップ４
００をリセットしておけば、シリアルクロック端子１０
に受信用のクロック信号が供給されると、そのリーディ
ングエツジが到来するごとにシフトレジスタ１００の並
列出力値が［１０００００００］、［０１００００００
］、・・・・・・、 ［００００００１０］、 ［
０００００００１］と変化していき、それに伴って第２
図Ｂ−１に示すように、シリアル入力端子２０から供給
されるデータを書き込むランダムアクセスメモリ３００
のビット位置も切り換えられていくが、シフトレジスタ
１００の並列出力値が［０００００００１］になると、
Ｄフリップフロップ４００のＤ端子のレベルが１′に移
行し、第２図Ｋに示したようにシリアルクロック端子１
ｏに供給されるクロック信号のトレイリングエツジにお
いてＤフリップフロップ４００の出力レベルが１′に移
行して割り込み出力端子３ｏに割り込み要求信号が送出
される。つまり、Ｄフリップフロップ４００はシフトレ
ジスタ１００の出力状態が循環したことを検知して受信
完了信号を送出する。その結果、マイクロプロセッサは
割り込み処理ルーチンを開始するので、この割り込み処
理ルーチンによってランダムアクセスメモリ３００がら
データバス２００を介して並列データを読み取ればよい
。
うには、あらかじめシフトレジスタ１００の状態を［０
００００００１］にするとともにＤフリップフロップ４
００をリセットしておけば、シリアルクロック端子１０
に受信用のクロック信号が供給されると、そのリーディ
ングエツジが到来するごとにシフトレジスタ１００の並
列出力値が［１０００００００］、［０１００００００
］、・・・・・・、 ［００００００１０］、 ［
０００００００１］と変化していき、それに伴って第２
図Ｂ−１に示すように、シリアル入力端子２０から供給
されるデータを書き込むランダムアクセスメモリ３００
のビット位置も切り換えられていくが、シフトレジスタ
１００の並列出力値が［０００００００１］になると、
Ｄフリップフロップ４００のＤ端子のレベルが１′に移
行し、第２図Ｋに示したようにシリアルクロック端子１
ｏに供給されるクロック信号のトレイリングエツジにお
いてＤフリップフロップ４００の出力レベルが１′に移
行して割り込み出力端子３ｏに割り込み要求信号が送出
される。つまり、Ｄフリップフロップ４００はシフトレ
ジスタ１００の出力状態が循環したことを検知して受信
完了信号を送出する。その結果、マイクロプロセッサは
割り込み処理ルーチンを開始するので、この割り込み処
理ルーチンによってランダムアクセスメモリ３００がら
データバス２００を介して並列データを読み取ればよい
。
このようにして、第１図に示したシリアルデータの受信
装置では従来の装置と同じようにしてシリアルデータの
受信を行うことができるが、第１図の構成からもわかる
ように、従来の装置ではシフトレジスタとシフトカウン
タの両方を必要としていたのに対して、本発明のシリア
ルデータの受信装置では、シフトレジスタ１００の構成
を定レベル伝搬型としているので、シフトカウンタを必
要とせず、それに伴って回路構成が簡略化されるととも
にランダムロジック回路の占める割合が少なくなり、ワ
ンチップのＬＳＩを構成する際にレイアウトを行いやす
く、生産工程におけるＬＳＩの検査にも適している。さ
らに、受信データをシフトレジスタを介することなく、
送信時には直接にランダムアクセスメモリ３００から送
出させ、受信時には直接読み込むように構成しているの
で、より高速に大量のデータを処理することもできる。
装置では従来の装置と同じようにしてシリアルデータの
受信を行うことができるが、第１図の構成からもわかる
ように、従来の装置ではシフトレジスタとシフトカウン
タの両方を必要としていたのに対して、本発明のシリア
ルデータの受信装置では、シフトレジスタ１００の構成
を定レベル伝搬型としているので、シフトカウンタを必
要とせず、それに伴って回路構成が簡略化されるととも
にランダムロジック回路の占める割合が少なくなり、ワ
ンチップのＬＳＩを構成する際にレイアウトを行いやす
く、生産工程におけるＬＳＩの検査にも適している。さ
らに、受信データをシフトレジスタを介することなく、
送信時には直接にランダムアクセスメモリ３００から送
出させ、受信時には直接読み込むように構成しているの
で、より高速に大量のデータを処理することもできる。
すなわち、ランダムアクセスメモリ３００のアドレスを
増加させて多段バッファ構成にしておき、そのアドレス
の選択をシフトレジスタ１００の最上位ビットの変化回
数をカウントするカウンタによって行うことにより、よ
り多くの情報を一挙に扱うことができ、高度な通信も可
能となる。
増加させて多段バッファ構成にしておき、そのアドレス
の選択をシフトレジスタ１００の最上位ビットの変化回
数をカウントするカウンタによって行うことにより、よ
り多くの情報を一挙に扱うことができ、高度な通信も可
能となる。
なお、第３図はランダムアクセスメモリ３００の具体的
な構成例を示した回路結線図であり、単位メモリセルは
インバータ３０１と３ステートインバータ３０２によっ
て構成されている。例えば、第１図のシリアルクロック
端子１ｏのレベル（ＳＣＫ）がＯ゛であるとすると、イ
ンバータ３５０の出力レベルは１′となり、シフトレジ
スタ１００の並列出力端子に接続されるビット選択端子
３０３のレベルもまた１′であれば、３ステートインバ
ータ３０４がアクティブ状態となってシリアル入力端子
２０のデータ（ｓＤＡ）がメモリセルに書き込まれる。
な構成例を示した回路結線図であり、単位メモリセルは
インバータ３０１と３ステートインバータ３０２によっ
て構成されている。例えば、第１図のシリアルクロック
端子１ｏのレベル（ＳＣＫ）がＯ゛であるとすると、イ
ンバータ３５０の出力レベルは１′となり、シフトレジ
スタ１００の並列出力端子に接続されるビット選択端子
３０３のレベルもまた１′であれば、３ステートインバ
ータ３０４がアクティブ状態となってシリアル入力端子
２０のデータ（ｓＤＡ）がメモリセルに書き込まれる。
また、並列データの読み込み時には３ステートインバー
タ３０５がアクティブ状態となる。
タ３０５がアクティブ状態となる。
発明の効果
本発明のシリアルデータの受信装置は以上の説明からも
明らかなように、シリアルクロック端子１０を介して受
信クロックが供給される定レベル伝搬型のシフトレジス
タ１００と、並列データがデータバス２００に送出され
、前記シフトレジスタの出力によって選択されたビット
位置にシリアル入力端子２０からデータが供給されるメ
モリ手段（実施例においてはランダムアクセスメモリ３
００を用いているがラッチ形式のメモリであってもよい
。）を備えたことを特徴とするもので、簡単な構成で通
信装置を実現することができるととも江、本発明を適用
することにより、比較的容易に高度の処理が行える通信
装置を得ることもでき、大なる効果を奏する。
明らかなように、シリアルクロック端子１０を介して受
信クロックが供給される定レベル伝搬型のシフトレジス
タ１００と、並列データがデータバス２００に送出され
、前記シフトレジスタの出力によって選択されたビット
位置にシリアル入力端子２０からデータが供給されるメ
モリ手段（実施例においてはランダムアクセスメモリ３
００を用いているがラッチ形式のメモリであってもよい
。）を備えたことを特徴とするもので、簡単な構成で通
信装置を実現することができるととも江、本発明を適用
することにより、比較的容易に高度の処理が行える通信
装置を得ることもでき、大なる効果を奏する。
第１図は本発明の一実施例におけるシリアルデータの受
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 ２０・・・・・・シリアル入力端子、１００・・・・・
・シフトレジスタ、２００・・・・・・データバス、３
００・・・・・・ランダムアクセスメモリ。
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 ２０・・・・・・シリアル入力端子、１００・・・・・
・シフトレジスタ、２００・・・・・・データバス、３
００・・・・・・ランダムアクセスメモリ。
Claims (4)
- （１）受信クロックが供給される定レベル伝搬型のシフ
トレジスタと、並列データがデータバスに送出され、前
記シフトレジスタの出力によって選択されたビット位置
のデータがシリアル入力端子から供給されるメモリ手段
からなるシリアルデータの受信装置。 - （２）ブロックセレクト端子を有し、前記ブロックセレ
クト端子がアクティブ状態にされたとき、並列データが
データバスに送出されるランダムアクセスメモリを備え
たことを特徴とする特許請求の範囲第（１）項記載のシ
リアルデータの受信装置。 - （３）受信クロックが供給される定レベル伝搬型のシフ
トレジスタと、並列データがデータバスに送出され、前
記シフトレジスタの出力によって選択されたビット位置
のデータがシリアル入力端子から供給されるメモリ手段
と、前記シフトレジスタの出力状態が循環したことを検
知するフリップフロップを備え、前記フリップフロップ
の出力信号を受信完了信号としたことを特徴とするシリ
アルデータの受信装置。 - （４）ブロックセレクト端子を有し、前記ブロックセレ
クト端子がアクティブ状態にされたとき、並列データが
データバスに送出されるランダムアクセスメモリを備え
たことを特徴とする特許請求の範囲第（３）項記載のシ
リアルデータの受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140743A JPS62296637A (ja) | 1986-06-17 | 1986-06-17 | シリアルデ−タの受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140743A JPS62296637A (ja) | 1986-06-17 | 1986-06-17 | シリアルデ−タの受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62296637A true JPS62296637A (ja) | 1987-12-23 |
Family
ID=15275685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140743A Pending JPS62296637A (ja) | 1986-06-17 | 1986-06-17 | シリアルデ−タの受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62296637A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520229A (ja) * | 1991-07-15 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 機器間の制御方法 |
-
1986
- 1986-06-17 JP JP61140743A patent/JPS62296637A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520229A (ja) * | 1991-07-15 | 1993-01-29 | Matsushita Electric Ind Co Ltd | 機器間の制御方法 |
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