JPH0736563B2 - シリアルデ−タの送受信装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はシリアルデータの通信装置に関し、極めて簡単
な構成でありながら高度な通信にも対応できる送受信装
置を提供するものであり、特にマイクロプロセッサに好
適な装置を実現するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得ず、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送受信装置は、１フレームのデータビット数に相当
する送受信クロックをカウントするカウンタと、前記デ
ータビット数以上のビット幅を有するデータバスと、リ
ード／ライト切り換え端子とブロックセレクト端子を有
し、前記ブロックセレクト端子がアクティブ状態にされ
たとき前記リード／ライト切り換え端子に印加されるレ
ベルに応じて前記データバスとの間で並列データが授受
され、前記カウンタの出力によってデコードされたビッ
ト位置のデータがシリアル入出力端子との間で授受され
るメモリ手段を備えている。

作用 本発明では前記した構成によって、極めて簡単な構成で
通信装置を実現することができる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるシリアルデータの送
受信装置をマイクロプロセッサに適用した場合の構成図
を示したものであり、シリアルクロック端子10を介して
送受信クロックが供給される３ビットのダウンカウンタ
100と、並列データがマイクロプロセッサのデータバス2
00との間で授受され、カウンタバス150を介して供給さ
れる前記カウンタ100の出力によってデコードされたビ
ット位置のデータが、シリアル入出力端子20との間で授
受されるランダムアクセスメモリ300によって主要部が
構成されている。また、前記カウンタ100の各ビットの
出力はＤフリップフロップ400のＤ端子に供給され、前
記Ｄフリップフロップ400の出力信号がANDゲート410お
よび割り込み出力端子30を介してマイクロプロセッサに
対する割り込み要求信号が発生される。すなわち、Ｄフ
リップフロップ400とANDゲート410は、カウンタの１フ
レーム分のカウント動作が完了したときに割り込み要求
信号を発生する割り込み信号発生回路を構成している。
さらに、リセット端子40,クリア端子50はマイクロプロ
セッサのノンラッチ形式の出力ポートに接続されてソフ
トウェアによるリセット信号が供給され、割り込み禁止
端子60はマイクロプロセッサのラッチ形式の出力ポート
に接続されてソフトウェアによる割り込みコントロール
に利用される。なお、ランダムアクセスメモリ300に接
続される送受信切り換え端子70はマイクロプロセッサの
ラッチ形式の出力ポートに接続されてソフトウェアによ
る送受信の切り換えに利用され、リード／ライト切り換
え端子71にはマイクロ命令によるコントロール信号が供
給され、ブロックセレクト端子72にはランダムアクセス
メモリ300の並列入出力部をアクティブ状態にするため
のセレクト信号が供給される。

以上のように構成された送受信装置について、第１図の
構成図と第２図に示した主要部のタイミングチャートを
もとにその動作を説明する。

まず、第２図Ａはシリアルクロック端子10に供給される
クロック信号波形を示したものであり、第２図B,C,Dは
いずれもカウンタ100の各ビットの出力信号波形を示し
たものであり、第２図E,F,G,H,I,J,K,Lはいずれもラン
ダムアクセスメモリ300の内部に構成されたビット位置
切り換えデコーダの出力信号波形を示したものであり、
第２図Ｍはシリアル入出力端子20に送出されるシリアル
データの変化のもようを示したものである。

第１図に示した装置によってシリアルデータの送信を行
うには、あらかじめカウンタ100とＤフリップフロップ4
00をリセットしておき、データバス200からランダムア
クセスメモリ300に対して８ビットの送信データを書き
込む。続いて、送受信切り換え端子70のレベルを送信状
態に移行させたうえで、シリアルクロック端子10に送信
用のクロック信号を供給すればそのリーディングエッジ
が到来するごとにカウンタ100のカウント値が［111］，
［110］，……，［001］，［000］と変化していき、そ
れに伴って第２図Ｅ〜Ｌに示すように、シリアル入出力
端子20に送出されるランダムアクセスメモリ300のデー
タのビット位置も切り換えられていく。カウンタ100の
カウント値が［000］になると、Ｄフリップフロップ400
のＤ端子のレベルが‘1'に移行し、シリアルクロック端
子10に供給されるクロック信号のトレイリングエッジに
おいてＤフリップフロップ400の出力レベルが‘1'に移
行して割り込み出力端子30に割り込み要求信号が送出さ
れる。その結果、マイクロプロセッサは割り込み処理ル
ーチンを開始し、必要に応じてデータバス200からラン
ダムアクセスメモリ300に対して８ビットの送信データ
を再び書き込み、続く８ビットのデータの送信に備え
る。

一方、シリアルデータの受信を行うには、あらかじめカ
ウンタ100とＤフリップフロップ400をリセットしてお
き、送受信切り換え端子70のレベルを受信状態に移行さ
せておけば、シリアルクロック端子10に受信用のクロッ
ク信号が供給されると、そのリーディングエッジが到来
するごとにカウンタ100のカウント値が変化していき、
それに伴ってシリアル入出力端子20からランダムアクセ
スメモリ300に書き込まれるデータのビット位置も切り
換えられていく。カウンタ100のカウント値が［000］に
なると、送信時と同様に、シリアルクロック端子10に供
給されるクロック信号のトレイリングエッジにおいて割
り込み出力端子30に割り込み要求信号が送出される。そ
の結果、マイクロプロセッサは割り込み処理ルーチンを
開始するので、この割り込み処理ルーチンによってラン
ダムアクセスメモリ300からデータバス200を介して並列
データを読み取ればよい。

このようにして、第１図に示したシリアルデータの送受
信装置では従来の装置と同じようにしてシリアルデータ
の送受信を行うことができるが、第１図の構成からもわ
かるように、従来の装置ではシフトレジスタとシフトカ
ウンタの両方を必要としていたのに対して、本発明のシ
リアルデータの送受信装置ではシフトレジスタを必要と
せず、それに伴って回路構成が簡略化されるとともにラ
ンダムロジック回路の占める割合が少なくなり、ワンチ
ップのLSIを構成する際にレイアウトを行いやすく、生
産工程におけるLSIの検査にも適している。さらに、送
受信データをシフトレジスタを介することなく、送信時
には直接にランダムアクセスメモリ300から送出させ、
受信時には直接読み込むように構成しているので、より
高速に大量のデータを処理することもできる。すなわ
ち、ランダムアクセスメモリ300のアドレスを増加させ
て多段バッファ構成にしておき、そのアドレスの選択を
ビット数を増加させたカウンタ100の上位ビットによっ
て行うことにより、より多くの情報を一挙に扱うことが
でき、高度な通信も可能となる。

なお、第３図はランダムアクセスメモリ300の具体的な
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れ、ANDゲート303は第１図のカウンタ100のカウント値
を対応するビット位置にデコードするデコーダの一部を
構成しており、例えば、第１図のシリアルクロック端子
10のレベル（SCK）が‘0'であって、送受信切り換え端
子70のレベル（TX）が‘0'であるとすると、NORゲート3
50の出力レベルは‘1'となり、前記ANDゲート303の出力
レベルもまた‘1'であれば、３ステートインバータ304
がアクティブ状態となってシリアル入出力端子20のデー
タ（SDA）がメモリセルに書き込まれる。また、送信状
態にあって送受信切り変え端子70のレベル（TX）が‘1'
であるとすると、３ステートインバータ351がアクティ
ブ状態となってデコーダによって選択されたメモリセル
の出力が第１図のシリアル入出力端子20に送出される。
さらに、並列データの書き込み時には３ステートバッフ
ァ305がアクティブ状態となり、並列データの読み込み
時には３ステートインバータ306がアクティブ状態とな
る。

発明の効果 本発明のシリアルデータの送受信装置は以上の説明から
も明らかなように、１フレームのデータビット数に相当
する送受信クロックをカウントするカウンタ100と、前
記データビット数以上のビット幅を有するデータバス20
0と、リード／ライト切り換え端子71のブロックセレク
ト端子72を有し、前記ブロックセレクト端子がアクティ
ブ状態にされたとき前記リード／ライト切り換え端子に
印加されるレベルに応じて前記データバスとの間で並列
データが授受され、前記カウンタの出力によってデコー
ドされたビット位置のデータがシリアル入出力端子20と
の間で授受されるメモリ手段（実施例ではランダムアク
セスメモリ300を用いているがラッチ形式のメモリであ
ってもよい）を備えたことを特徴とするもので、極めて
簡単な構成で通信装置を実現することができるととも
に、本発明を適用することにより、比較的容易に高度の
処理が行える通信装置を得ることもでき、大なる効果を
奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
受信装置の構成図、第２図は第１図の主要部のタイミン
グチャート、第３図はランダムアクセスメモリの構成例
を示した回路結線図である。 20……シリアル入出力端子、100……カウンタ、200……
データバス、300……ランダムアクセスメモリ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】１フレームのデータビット数に相当する送
   受信クロックをカウントするカウンタと、前記データビ
   ット数以上のビット幅を有するデータバスと、リード／
   ライト切り換え端子とブロックセレクト端子を有し、前
   記ブロックセレクト端子がアクティブ状態にされたとき
   前記リード／ライト切り換え端子に印加されるレベルに
   応じて前記データバスとの間で並列データが授受され、
   前記カウンタの出力によってデコードされたビット位置
   のデータがシリアル入出力端子との間で授受されるメモ
   リ手段からなるシリアルデータの送受信装置。
2. 【請求項２】１フレームのデータビット数に相当する送
   受信クロックをカウントするカウンタと、前記データビ
   ット数以上のビット幅を有するデータバスと、リード／
   ライト切り換え端子とブロックセレクト端子を有し、前
   記ブロックセレクト端子がアクティブ状態にされたとき
   前記リード／ライト切り換え端子に印加されるレベルに
   応じて前記データバスとの間で並列データが授受され、
   前記カウンタの出力によってデコードされたビット位置
   のデータがシリアル入出力端子との間で授受されるメモ
   リ手段と、前記カウンタの１フレーム分のカウント動作
   が完了したときに割り込み要求信号を発生する割り込み
   信号発生回路からなるシリアルデータの送受信装置。