JPH0736564B2 - シリアルデ−タの送信装置 - Google Patents
シリアルデ−タの送信装置Info
- Publication number
- JPH0736564B2 JPH0736564B2 JP61210967A JP21096786A JPH0736564B2 JP H0736564 B2 JPH0736564 B2 JP H0736564B2 JP 61210967 A JP61210967 A JP 61210967A JP 21096786 A JP21096786 A JP 21096786A JP H0736564 B2 JPH0736564 B2 JP H0736564B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- counter
- serial
- terminal
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はシリアルデータの送信装置に関し、極めて簡単
な構成でありながら高度な通信にも対応できる送信装置
を提供するものであり、特にマイクロプロセッサに好適
な装置を実現するものである。
な構成でありながら高度な通信にも対応できる送信装置
を提供するものであり、特にマイクロプロセッサに好適
な装置を実現するものである。
従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報（以下、文献１と略記する。）に示されている。
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭60−58482号
公報（以下、文献１と略記する。）に示されている。
発明が解決しようとする問題点 ところで、前記文献１に示されるような装置はランダム
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得ず、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。
ロジック回路を中心に構成されるので、各回路ブロック
相互間の配線数も多く、回路構成が複雑になるだけでな
く、一度に大量のデータの通信を行う場合にはその処理
の多くをソフトウェアに頼らざるを得ず、より高度な通
信あるいは高速のデータ転送を行うためにはその都度回
路構成を変更する必要があった。
問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送信装置は、１フレームのデータビット数に相当す
る送信クロックをカウントするカウンタと、前記データ
ビット数以上のビット幅を有するデータバスと、ブロッ
クセレクト端子がアクティブ状態にされたとき前記デー
タバスから並列データが転送され、前記カウンタの出力
によってデコードされたビット位置のデータがシリアル
出力端子に送出されるメモリ手段を備えている。
タの送信装置は、１フレームのデータビット数に相当す
る送信クロックをカウントするカウンタと、前記データ
ビット数以上のビット幅を有するデータバスと、ブロッ
クセレクト端子がアクティブ状態にされたとき前記デー
タバスから並列データが転送され、前記カウンタの出力
によってデコードされたビット位置のデータがシリアル
出力端子に送出されるメモリ手段を備えている。
作用 本発明では前記した構成によって、極めて簡単な構成で
通信装置を実現することができる。
通信装置を実現することができる。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるシリアルデータの送
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子10を介して送
信クロックが供給される３ビットのダウンカウンタ100
と、並列データがマイクロプロセッサのデータバス200
から供給され、カウンタバス150を介して供給される前
記カウンタ100の出力によってデコードされたビット位
置のデータが、シリアル出力端子20に送出されるランダ
ムアクセスメモリ300によって主要部が構成されてい
る。また、前記カウンタ100の各ビットの出力はＤフリ
ップフロップ400のＤ端子に供給され、前記Ｄフリップ
フロップ400の出力信号がANDゲート410および割り込み
出力端子30を介してマイクロプロセッサに対する割り込
み要求信号が発生される。すなわち、Ｄフリップフロッ
プ400とANDゲート410は、カウンタの１フレーム分のカ
ウント動作が完了したときに割り込み要求信号を発生す
る割り込み信号発生回路を構成している。
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子10を介して送
信クロックが供給される３ビットのダウンカウンタ100
と、並列データがマイクロプロセッサのデータバス200
から供給され、カウンタバス150を介して供給される前
記カウンタ100の出力によってデコードされたビット位
置のデータが、シリアル出力端子20に送出されるランダ
ムアクセスメモリ300によって主要部が構成されてい
る。また、前記カウンタ100の各ビットの出力はＤフリ
ップフロップ400のＤ端子に供給され、前記Ｄフリップ
フロップ400の出力信号がANDゲート410および割り込み
出力端子30を介してマイクロプロセッサに対する割り込
み要求信号が発生される。すなわち、Ｄフリップフロッ
プ400とANDゲート410は、カウンタの１フレーム分のカ
ウント動作が完了したときに割り込み要求信号を発生す
る割り込み信号発生回路を構成している。
さらに、リセット端子40、クリア端子50はマイクロプロ
セッサのノンラッチ形式の出力ポートに接続されてソフ
トウェアによるリセット信号が供給され、割り込み禁止
端子60はマイクロプロセッサのラッチ形式の出力ポート
に接続されてソフトウェアによる割り込みコントロール
に利用される。なお、ブロックセレクト端子70には前記
ランダムアクセスメモリ300の並列入力部をアクティブ
状態にするためのセレクト信号が供給される。
セッサのノンラッチ形式の出力ポートに接続されてソフ
トウェアによるリセット信号が供給され、割り込み禁止
端子60はマイクロプロセッサのラッチ形式の出力ポート
に接続されてソフトウェアによる割り込みコントロール
に利用される。なお、ブロックセレクト端子70には前記
ランダムアクセスメモリ300の並列入力部をアクティブ
状態にするためのセレクト信号が供給される。
以上のように構成された送信装置について、第１図の構
成図と第２図に示した主要部のタイミングチャートをも
とにその動作を説明する。
成図と第２図に示した主要部のタイミングチャートをも
とにその動作を説明する。
まず、第２図Ａはシリアルクロック端子10に供給される
クロック信号波形を示したものであり、第２図B,C,Dは
いずれもカウンタ100の各ビットの出力信号波形を示し
たものであり、第２図E,F,G,H,I,J,K,Lはいずれもラン
ダムアクセスメモリ300の内部に構成されたビッチ位置
切り換えデコーダの出力信号波形を示したものであり、
第２図Ｍはシリアル出力端子20に送出されるシリアルデ
ータの変化のもようを示したものである。
クロック信号波形を示したものであり、第２図B,C,Dは
いずれもカウンタ100の各ビットの出力信号波形を示し
たものであり、第２図E,F,G,H,I,J,K,Lはいずれもラン
ダムアクセスメモリ300の内部に構成されたビッチ位置
切り換えデコーダの出力信号波形を示したものであり、
第２図Ｍはシリアル出力端子20に送出されるシリアルデ
ータの変化のもようを示したものである。
第１図に示した装置によってシリアルデータの送信を行
うには、あらかじめカウンタ100とＤフリップフロップ4
00をリセットしておき、データバス200からランダムア
クセスメモリ300に対して８ビットの送信データを書き
込む。続いて、シリアルクロック端子10に送信用のクロ
ック信号を供給すれば、そのリーディングエッジが到来
するごとにカウンタ100のカウント値が〔111〕，〔11
0〕,,,,,〔001〕，〔000〕と変化していき、それに伴っ
て第２図Ｅ〜Ｌに示すように、シリアル出力端子20に送
出されるランダムアクセスメモリ300のデータのビット
位置も切り換えられていく。カウンタ100のカウント値
が〔000〕になると、Ｄフリップフロップ400のＤ端子の
レベルが‘1'に移行し、シリアルクロック端子10に供給
されるクロック信号のトレイリングエッジにおいてＤフ
リップフロップ400の出力レベルが‘1'に移行して割り
込み出力端子30に割り込み要求信号が送出される。その
結果、マイクロプロセッサは割り込み処理ルーチンを開
始し、必要に応じてデータバス200からランダムアクセ
スメモリ300に対して８ビットの送信データを再び書き
込み、続く８ビットのデータの送信に備える。
うには、あらかじめカウンタ100とＤフリップフロップ4
00をリセットしておき、データバス200からランダムア
クセスメモリ300に対して８ビットの送信データを書き
込む。続いて、シリアルクロック端子10に送信用のクロ
ック信号を供給すれば、そのリーディングエッジが到来
するごとにカウンタ100のカウント値が〔111〕，〔11
0〕,,,,,〔001〕，〔000〕と変化していき、それに伴っ
て第２図Ｅ〜Ｌに示すように、シリアル出力端子20に送
出されるランダムアクセスメモリ300のデータのビット
位置も切り換えられていく。カウンタ100のカウント値
が〔000〕になると、Ｄフリップフロップ400のＤ端子の
レベルが‘1'に移行し、シリアルクロック端子10に供給
されるクロック信号のトレイリングエッジにおいてＤフ
リップフロップ400の出力レベルが‘1'に移行して割り
込み出力端子30に割り込み要求信号が送出される。その
結果、マイクロプロセッサは割り込み処理ルーチンを開
始し、必要に応じてデータバス200からランダムアクセ
スメモリ300に対して８ビットの送信データを再び書き
込み、続く８ビットのデータの送信に備える。
このようにして、第１図に示したシリアルデータの送信
装置では従来の装置と同じようにしてシリアルデータの
送信を行うことができるが、第１図の構成からもをこる
ように、従来の装置ではシフトレジスタとシフトカウン
タの両方を必要としていたのに対して、本発明のシリア
ルデータの送信装置ではシフトレジスタを必要とせず、
それに伴って回路構成が簡略化されるとともにランダム
ロジック回路の占める割合が少なくなり、ワンチップの
LSIを構成する際にレイアウトを行いやすく、生産工程
におけるLSIの検査にも適している。さらに、送信デー
タをシフトレジスタを介することなく、送信時には直接
にランダムアクセスメモリ300から送出させるので、よ
り高速に大量のデータを処理することもできる。すなわ
ち、ランダムアクセスメモリ300のアドレスを増加させ
て多段バッファ構成にしておき、そのアドレスの選択を
ビット数を増加させたカウンタ100の上位ビットによっ
て行うことにより、より多くの情報を一挙に扱うことが
でき、高度な通信も可能となる。
装置では従来の装置と同じようにしてシリアルデータの
送信を行うことができるが、第１図の構成からもをこる
ように、従来の装置ではシフトレジスタとシフトカウン
タの両方を必要としていたのに対して、本発明のシリア
ルデータの送信装置ではシフトレジスタを必要とせず、
それに伴って回路構成が簡略化されるとともにランダム
ロジック回路の占める割合が少なくなり、ワンチップの
LSIを構成する際にレイアウトを行いやすく、生産工程
におけるLSIの検査にも適している。さらに、送信デー
タをシフトレジスタを介することなく、送信時には直接
にランダムアクセスメモリ300から送出させるので、よ
り高速に大量のデータを処理することもできる。すなわ
ち、ランダムアクセスメモリ300のアドレスを増加させ
て多段バッファ構成にしておき、そのアドレスの選択を
ビット数を増加させたカウンタ100の上位ビットによっ
て行うことにより、より多くの情報を一挙に扱うことが
でき、高度な通信も可能となる。
なお、第３図はランダムアクセスメモリ300の具体的な
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れ、ANDゲート303は第１図のカウンタ100のカウント値
を対応するビット位置にデコードするデコーダの一部を
構成しており、例えば、前記ANDゲート303の出力レベル
が、‘1'であれば、３ステートインバータ304がアクテ
ィブ状態となってメモリセルのデータがシリアル出力端
子20に送出される。また、並列データの書き込み時には
３ステートバッファ305がアクティブ状態となる。
構成例を示した回路結線図であり、単位メモリセルはイ
ンバータ301と３ステートインバータ302によって構成さ
れ、ANDゲート303は第１図のカウンタ100のカウント値
を対応するビット位置にデコードするデコーダの一部を
構成しており、例えば、前記ANDゲート303の出力レベル
が、‘1'であれば、３ステートインバータ304がアクテ
ィブ状態となってメモリセルのデータがシリアル出力端
子20に送出される。また、並列データの書き込み時には
３ステートバッファ305がアクティブ状態となる。
発明の効果 本発明のシリアルデータの送信装置は以上の説明からも
明らかなように、１フレームのデータビット数に相当す
る送信クロックをカウントするカウンタ100と、前記デ
ータビット数以上のビット幅を有するデータバス200
と、ブロックセレクト端子70がアクティブ状態にされた
とき前記データバスから並列データが転送され、前記カ
ウンタの出力によってデコードされたビット位置のデー
タがシリアル出力端子20に送出されるメモリ手段（実施
例においてはランダムアクセスメモリ300を用いている
がラッチ形式のメモリであってもよい。）を備えたこと
を特徴とするもので、極めて簡単な構成で通信装置を実
現することができるとともに、本発明を適用することに
より、比較的容易に高度の処理が行える通信装置を得る
こともでき、大なる効果を奏する。
明らかなように、１フレームのデータビット数に相当す
る送信クロックをカウントするカウンタ100と、前記デ
ータビット数以上のビット幅を有するデータバス200
と、ブロックセレクト端子70がアクティブ状態にされた
とき前記データバスから並列データが転送され、前記カ
ウンタの出力によってデコードされたビット位置のデー
タがシリアル出力端子20に送出されるメモリ手段（実施
例においてはランダムアクセスメモリ300を用いている
がラッチ形式のメモリであってもよい。）を備えたこと
を特徴とするもので、極めて簡単な構成で通信装置を実
現することができるとともに、本発明を適用することに
より、比較的容易に高度の処理が行える通信装置を得る
こともでき、大なる効果を奏する。
第１図は本発明の一実施例におけるシリアルデータの送
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 20……シリアル出力端子、100……カウンタ、200……デ
ータバス、300……ランダムアクセスメモリ。
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 20……シリアル出力端子、100……カウンタ、200……デ
ータバス、300……ランダムアクセスメモリ。
Claims (2)
- 【請求項１】１フレームのデータビット数に相当する送
信クロックをカウントするカウンタと、前記データビッ
ト数以上のビット幅を有するデータバスと、ブロックセ
レクト端子がアクティブ状態にされたとき前記データバ
スから並列データが転送され、前記カウンタの出力によ
ってデコードされたビット位置のデータがシリアル出力
端子に送出されるメモリ手段からなるシリアルデータの
送信装置。 - 【請求項２】１フレームのデータビット数に相当する送
信クロックをカウントするカウンタと、前記データビッ
ト数以上のビット幅を有するデータバスと、ブロックセ
レクト端子がアクティブ状態にされたとき前記データバ
スから並列データが転送され、前記カウンタの出力によ
ってデコードされたビット位置のデータがシリアル出力
端子に送出されるメモリ手段と、前記カウンタの１フレ
ーム分のカウント動作が完了したときに割り込み要求信
号を発生する割り込み信号発生回路からなるシリアルデ
ータの送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210967A JPH0736564B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210967A JPH0736564B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6367052A JPS6367052A (ja) | 1988-03-25 |
| JPH0736564B2 true JPH0736564B2 (ja) | 1995-04-19 |
Family
ID=16598084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210967A Expired - Lifetime JPH0736564B2 (ja) | 1986-09-08 | 1986-09-08 | シリアルデ−タの送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736564B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3920220B2 (ja) * | 2001-01-31 | 2007-05-30 | 三菱電機株式会社 | 通信装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169842A (en) * | 1981-04-13 | 1982-10-19 | Fuji Electric Co Ltd | Data receiver |
| JPS6030231A (ja) * | 1983-07-29 | 1985-02-15 | Toshiba Corp | デ−タバツフア装置 |
-
1986
- 1986-09-08 JP JP61210967A patent/JPH0736564B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367052A (ja) | 1988-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |