JPS62299152A - シリアルデ−タの送信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明はシリアルデータの通信装置に関し、面単な構成
でありながら高度な通信にも対応できる送信装置を提供
するものであり、特にマイクロプロセッサに好適な装置
を実現するものである。

従来の技術 従来からワンチップのマイクロプロセッサなどにおいて
多用されているシリアルデータの通信装置は、シフトレ
ジスタとシフトカウンタ、さらにはバッファレジスタに
よって構成され、その典型的な例が特公昭６０−５８４
８２号公報（以下、文献１と略記する。）に示されてい
る。

発明が解決しようとする問題点 ところで、前記文献１に示されるような装置は、ランダ
ムロジック回路を中心に構成されるので、各回路ブロッ
ク相互間の配線数も多く、回路構成が複雑になるだけで
なく、一度に大量のデータの通信を行う場合にはその処
理の多くをソフトウェアに頼らざるを得ず、より高度な
通信あるいは高速のデータ転送を行うためにはその都度
回路＋７に成を変更する必要があった。

問題点を解決するための手段 前記した問題点を解決するために本発明のシリアルデー
タの送信装置では、送信クロックが供給される定レベル
伝搬型のシフトレジスタと、並列データがデータバスか
ら供給され、前記シフトレジスタの出力によって選択さ
れたビット位置のデータがシリアル出力端子に送出され
るメモリからなる通信手段を備えている。

作用 本発明では前記した構成によって、より簡単な構成で、
しかも汎用性に冨んだ通信装置を実現することができる
。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるシリアルデータの送
信装置をマイクロプロセッサに適用した場合の構成図を
示したものであり、シリアルクロック端子１０を介して
送信クロックが供給される８ビツトのシフトレジスタ１
００と、並列データがマイクロプロセッサのデータバス
２００との間で授受され、前記シフトレジスタ１００の
出力によってデコードされたビット位置のデータが、シ
リアル出力端子２０に送出されるランダムアクセスメモ
リ３００によって主要部が構成されている。

また、前記シフトレジスタ１００の最上位ピント（Ｑ７
）の出力はＤフリップフロップ４００に供給され、前記
Ｄフリツプフロツプ４００の出力信号がＡＮＤゲート４
１０および割り込み出力端子３０を介してマイクロプロ
セッサに対する割り込み要求信号となるように構成され
ている。さらに、リセット端子４０、クリア端子５０は
マイクロプロセッサのノンランチ形式の出力ポートに接
続されてソフトウェアによるリセット信号が供給され、
割り込み禁止端子６０はマイクロプロセッサのランチ形
式の出力ポートに接続されてソフトウェアによる割り込
みコントロールに利用される。なお、ランダムアクセス
メモリ３００に接続されるブロンクセレフト端子７０に
はランダムアクセスメモリ３００の並列入力部をアクテ
ィブ状態にするためのセレクト信号が供給される。

以上のように構成された送信装置について、第１図の構
成図と第２図に示した主要部のタイミングチャートをも
とにその動作を説明する。

まず、第２図Ａはシリアルクロック端子１０に供給され
るクロック信号波形を示したものであり、第２図Ｂ、　
Ｃ，Ｄ、Ｅ、　Ｆ、　Ｇ、　Ｈ，Ｉはいずれもシフトレ
ジスタ１００の各ピントの出力信号波形を示したもので
あり、第２図Ｊはシリアル出力端子２０に送出されるシ
リアルデータの変化のもようを示したものであり、第２
図にはＤフリップフロップ４００の出力信号波形を示し
たものである。

第１図に示した装置によってシリアルデータの送信を行
うには、あらかじめシフトレジスタ１００の状態を［０
００００００１１にするとともにＤフリップフロップ４
００をリセットしておき、データバス２００からランダ
ムアクセスメモＩＪ　３　Ｑ　Ｑに対して８ビー／　）
の送信データを書き込む、続いて、シリアルクロック端
子ｌＯに送信用のクロノクイ３号を供給すればそのリー
ディングエツジが到来するごとにシフトレジスタ１００
の並列出力値が［１０００００００１，［０１００００
００１、・・・・・・、　　［００００００１０１，（
０００００００１１と変化していき、それに伴って第２
１１ＫＢ−１に示すように、シリアル出力端子２０に送
出されるランダムアクセスメモリ３００のデータのビッ
ト位置も切り換えられていく、シフトレジスタ１００の
並列出力値が［０００００００１］になると、ｐフリッ
プフロップ４００のＤ端子のレベルが１゛に移行し、第
２図Ｋに示したようにシリアルクロック端子ＩＯに供給
されるクロック信号のトレイリングエツジにおいてＤフ
リツブフロップ４００の出力レベルが“１°に移行して
割り込み出力端子３０に割り込み要求信号が送出される
。＋の結果、マイクロプロセッサは割り込み処理ルーチ
ンを開始し、必要に応してデータバス２００からランダ
ムアクセスメモリ３００に対して８ビツトの送信データ
を再び書き込み、続く８ビツトのデータの送信に備える
。

このようにして、第１図に示したシリアルデータの送イ
３装置では従来の装置と同しようにしてシリアルデータ
の送信を行うことができるが、第１図の構成からもわか
るように、従来の”ＡＴＬではシフトレジスタとシフト
カウンタの両方を必要としていたのに対して、本発明の
シリアルデータの送信装置では、シフトレジスタ１００
の構成を定レベル伝搬型としているので、シフトカウン
タを必要とせず、それに伴って回路構成が簡略化される
とともにランダムロジック回路の占める割合が少なくな
り、ワンチップのＬＳＩを構成する際にレイアウトを行
いやすく、生産工程におけるＬＳＩの検査にも適してい
る。さらに、送信データをシフトレジスタを介すること
なく、直接にランダムアクセスメモリ３００から送出さ
せるように構成しているので、より高速に大量のデータ
を処理することもできる。すなわち、ランダムアクセス
メモリ３００のアドレスを増加させて多段バッファ構成
にしておき、そのアドレスの選択をシフトレジスタ１０
０の最上位ビットの変化回数をカウントするカウンタに
よって行うことにより、より多くの情報を一挙に扱うこ
とができ、高度な通信も可能となる。

なお、第３図はランダムアクセスメモリ３００の具体的
な構成例を示した回路結線図であり、単位メモリセルは
インバータ３０１と３ステートインバータ３０２によっ
て構成されている。たとえば、ビット選択端子３０３の
レベルが°１゛であるとすると、３ステートインパーク
３０４がアクティブ状態となってメモリセルの出力が第
１図のシリアル出力端子２０に送出される。また、並列
データの書き込み時には３ステードパ、ファ３０５がア
クティブ状態となる。

発明の効果 本発明のシリアルデータの送信装置は以上の説明からも
明らかなように、シリアルクロック端子１０を介して送
信クロ７りが供給される定レベル伝搬型のシフトレジス
タ１００と、並列データがデータバス２００から供給さ
れ、前記シフトレジスタの出力によって選択されたビッ
ト位置のデータがシリアル出力端子２０に送出されるメ
モリ手段（実施例においてはランダムアクセスメモリ３
００を用いているがラッチ形式のメモリであってもよい
、）を備えたことを特徴とするもので、簡単な構成で通
信装置を実現することができるとともに、本発明を適用
することにより、比較的容易に高度の処理が行える通信
装置を得ることもでき、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるシリアルデータの送
信装置の構成図、第２図は第１図の主要部のタイミング
チャート、第３図はランダムアクセスメモリの構成例を
示した回路結線図である。 ２０・・・・・・シリアル出力端子、１００・・・・・
・シフトレジスタ、２００・・・・・・データバス、３
００・・・・・・ランダムアクセスメモリ。 代理人の氏名　弁理士　中尾敏男　はか１２第　２　図 に

Claims (2)

【特許請求の範囲】
1. （１）送信クロックが供給される定レベル伝搬型のシフ
   トレジスタと、並列データがデータバスから供給され、
   前記シフトレジスタの出力によって選択されたビット位
   置のデータがシリアル出力端子に送出されるメモリ手段
   からなるシリアルデータの送信装置。
2. （２）ブロックセレクト端子を有し、前記ブロックセレ
   クト端子がアクティブ状態にされたとき、並列データが
   データバスから書き込まれるランダムアクセスメモリを
   備えたことを特徴とする特許請求の範囲第（１）項記載
   のシリアルデータの送信装置。