JP2565768B2 - シリアルデータ送受信装置 - Google Patents
シリアルデータ送受信装置Info
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- JP2565768B2 JP2565768B2 JP3837989A JP3837989A JP2565768B2 JP 2565768 B2 JP2565768 B2 JP 2565768B2 JP 3837989 A JP3837989 A JP 3837989A JP 3837989 A JP3837989 A JP 3837989A JP 2565768 B2 JP2565768 B2 JP 2565768B2
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- Japan
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- serial data
- data
- mnos
- clock pulse
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、窒化・酸化金属半導体（metal nitride ox
ide smiconductor以下、MNOSという）など特殊なシリア
ルデータ転送を必要とする分野のシリアルデータ送受信
装置に関する。
ide smiconductor以下、MNOSという）など特殊なシリア
ルデータ転送を必要とする分野のシリアルデータ送受信
装置に関する。
（従来の技術） 第４図は従来のシリアルデータ送受信装置のブロック
構成を示している。第４図において、11は内部クロック
パルスｉにより動作し、受信データｈ（送信データｊ）
を受信（送信）する８ビットシフトレジスタ、12は内部
クロックパルスｉにより動作し、３ビット毎に割込み信
号ｋを出力する３ビットカウンタである。ここで、シフ
トレジスタおよびカウンタはｎビット（ｎ＞２以上の整
数）でも構わない。また、内部クロックパルスｉは外部
出力クロックパルスとして外部に出力できるようにな
っている。第５図は従来のシリアルデータ送受信装置を
内部に含んだマイクロコンピュータとMNOSとの間でのデ
ータ転送の概略を示したものである。第５図において、
マイクロコンピュータがMNOSから転送されてきたデータ
を受信する場合のタイミングチャートは第２図に示され
ている。マイクロコンピュータから、第２図に示すクロ
ックパルスＢおよびこれと同期したモドデータＡおよび
送信データＣが転送される。これらの信号に対応して、
MNOSからは第２図に示す受信データＤが転送される。こ
こで、マイクロコンピュータがMNOSから転送されてきた
データを受信する場合、シリアル送信装置に対して通常
マイクロコンピュータに内蔵されているシリアルクロッ
ク極性が逆であること、バイト単位以外の転送であるこ
とから通常のシリアル送受信送置では不可能である。以
上の理由から従来はデータの転送は入出力ポートを用い
て行い、その制御はすべてソフトウエアで行っていた。
送信の場合も受信の場合と同様の理由からソフトウエア
制御による転送を行っていた。
構成を示している。第４図において、11は内部クロック
パルスｉにより動作し、受信データｈ（送信データｊ）
を受信（送信）する８ビットシフトレジスタ、12は内部
クロックパルスｉにより動作し、３ビット毎に割込み信
号ｋを出力する３ビットカウンタである。ここで、シフ
トレジスタおよびカウンタはｎビット（ｎ＞２以上の整
数）でも構わない。また、内部クロックパルスｉは外部
出力クロックパルスとして外部に出力できるようにな
っている。第５図は従来のシリアルデータ送受信装置を
内部に含んだマイクロコンピュータとMNOSとの間でのデ
ータ転送の概略を示したものである。第５図において、
マイクロコンピュータがMNOSから転送されてきたデータ
を受信する場合のタイミングチャートは第２図に示され
ている。マイクロコンピュータから、第２図に示すクロ
ックパルスＢおよびこれと同期したモドデータＡおよび
送信データＣが転送される。これらの信号に対応して、
MNOSからは第２図に示す受信データＤが転送される。こ
こで、マイクロコンピュータがMNOSから転送されてきた
データを受信する場合、シリアル送信装置に対して通常
マイクロコンピュータに内蔵されているシリアルクロッ
ク極性が逆であること、バイト単位以外の転送であるこ
とから通常のシリアル送受信送置では不可能である。以
上の理由から従来はデータの転送は入出力ポートを用い
て行い、その制御はすべてソフトウエアで行っていた。
送信の場合も受信の場合と同様の理由からソフトウエア
制御による転送を行っていた。
（発明が解決しようとする課題） しかしながら、上記従来のシリアルデータ送受信装置
の構成では、ソフトウエアが複雑で転送に要する時間が
長くなるため、プログラムの実効効率が低下するという
問題点があった。また、この問題を解決するために特殊
なシリアルデータ転送専用の回路をマイクロコンピュー
タ内に設けた場合には、回路部分の面積が大きくなり、
LSIのチップコストが高くなるという問題も発生する。
の構成では、ソフトウエアが複雑で転送に要する時間が
長くなるため、プログラムの実効効率が低下するという
問題点があった。また、この問題を解決するために特殊
なシリアルデータ転送専用の回路をマイクロコンピュー
タ内に設けた場合には、回路部分の面積が大きくなり、
LSIのチップコストが高くなるという問題も発生する。
本発明は上記従来の問題点を解決するものであり、ソ
フトウエアの複雑化とチップ面積の縮小が解決可能なシ
リアルデータ送受信装置を提供することを目的とするも
のである。
フトウエアの複雑化とチップ面積の縮小が解決可能なシ
リアルデータ送受信装置を提供することを目的とするも
のである。
（課題を解決するための手段） 本発明は上記目的を達成するために、シリアルデータ
送受信装置は、従来の装置構成に加えて、３ビットカウ
ンタを書き込み・読み出し可能にするとともに、極性反
転回路とラッチとを備えたものである。
送受信装置は、従来の装置構成に加えて、３ビットカウ
ンタを書き込み・読み出し可能にするとともに、極性反
転回路とラッチとを備えたものである。
（作 用） したがって、本発明によれば、ハードウエアによる制
御が一部可能となり、ソフトウエアを簡略化できるた
め、プログラムの実効効率を高めることができる。ま
た、追加する回路が少ないため、チップ面積の増加を小
さく抑えることが可能である。
御が一部可能となり、ソフトウエアを簡略化できるた
め、プログラムの実効効率を高めることができる。ま
た、追加する回路が少ないため、チップ面積の増加を小
さく抑えることが可能である。
（実施例） 第１図は本発明の一実施例のシリアルデータ送受信装
置の構成を示すものである。第１図において、１は８ビ
ットシフトレジスタ、２は３ビットカウンタ、３はラッ
チ、４および５は極性反転回路、６は切換回路である。
第２図は第１図の実施例のシリアルデータ送受信装置を
含むマイクロコンピュータとMNOSとの受信時のタイミン
グチャート、第３図はシリアルデータ送受信装置を含ん
だマイクロコンピュータとMNOS間インタフェースの概略
を示したものである。
置の構成を示すものである。第１図において、１は８ビ
ットシフトレジスタ、２は３ビットカウンタ、３はラッ
チ、４および５は極性反転回路、６は切換回路である。
第２図は第１図の実施例のシリアルデータ送受信装置を
含むマイクロコンピュータとMNOSとの受信時のタイミン
グチャート、第３図はシリアルデータ送受信装置を含ん
だマイクロコンピュータとMNOS間インタフェースの概略
を示したものである。
次に上記実施例の動作について説明する。第１図にお
いて、８ビットシフトレジスタ１は、クロックパルスｄ
により動作して、受信データｃ（送信データ）を受信
（送信）する。クロックパルスｄはクロックパルスｂあ
るいはその反転波形（極性反転回路５でクロックパルス
ｂも反転した波形）であり、切換回路６によりそのいず
れかを選択できる。ラッチ３はクロックパルスｅ（クロ
ックパルスｄを極性反転回路で反転した波形）により動
作し、受信データａをクロックの立ち上がりでラッチし
て次のクロックの立ち下がりで受信データａを出力する
（受信データｃ）。第３図において、シリアル送受信装
置を含んだマイクロコンピュータからは、第２図に示す
ようなクロックパルスＢ（第１図のｄ）がMNOSに転送さ
れる。これに同期して、第２図のＡに示すモードデータ
およびＣに示す送信データも転送される。ここで、アド
レスモード，リードモード，出力モード等のモードの指
定動作を３ビットで行われるのに対して、従来の回路で
はバイト単位の転送したできないために、モード指定は
不可能であったが、本実施例の回路では３ビットカウン
タ２は書き込み，読み出し可能なため、３ビットの転送
ができモードの指定が可能である。また、シリアルデー
タ送受信装置はクロックパルスの立ち下がりエッジでデ
ータを変化させ、立ち上がりエッジでデータを読み取る
のに対してMNOSは極性が逆であるため、シリアルデータ
送受信装置のクロックパルスをそのままMNOSに用いるこ
とはできない（シリアルデータ送受信装置のクロックパ
ルスの極性を反転しないでMNOSを動作させるとデータを
変化させるタイミングでデータを読み取るので正常な動
作は期待できない）。しかし、本実施例のように、極性
反転回路５を加えてクロックパルスを反転することによ
り、シリアルデータ送受信装置から送信したクロックパ
ルスでMNOSを正常に動作させることができる。またMNOS
から受信データＤ（第２図）を受信する場合、８ビット
シフトレジスタ１はクロックパルスＢ（第２図）の立ち
下がりエッジでデータを取り込む。このとき、MNOSから
の受信データもクロックパルスの立ち下がりで変化する
ために、従来のシリアルデータ送受信装置では正常なデ
ータを読みとれない。そこで、本実施例に示すように、
ラッチ３および極性反転回路４を加えることによりMNOS
からの受信データを正常に受信できる。〔ラッチ３はク
ロックパルスＢ（第２図）の立ち上がりエッジでデータ
を読み取り立ち下がりエッジでデータＣを出力する（第
２図）〕また、送信の場合も同様にしてシリアルデータ
を送信できる。
いて、８ビットシフトレジスタ１は、クロックパルスｄ
により動作して、受信データｃ（送信データ）を受信
（送信）する。クロックパルスｄはクロックパルスｂあ
るいはその反転波形（極性反転回路５でクロックパルス
ｂも反転した波形）であり、切換回路６によりそのいず
れかを選択できる。ラッチ３はクロックパルスｅ（クロ
ックパルスｄを極性反転回路で反転した波形）により動
作し、受信データａをクロックの立ち上がりでラッチし
て次のクロックの立ち下がりで受信データａを出力する
（受信データｃ）。第３図において、シリアル送受信装
置を含んだマイクロコンピュータからは、第２図に示す
ようなクロックパルスＢ（第１図のｄ）がMNOSに転送さ
れる。これに同期して、第２図のＡに示すモードデータ
およびＣに示す送信データも転送される。ここで、アド
レスモード，リードモード，出力モード等のモードの指
定動作を３ビットで行われるのに対して、従来の回路で
はバイト単位の転送したできないために、モード指定は
不可能であったが、本実施例の回路では３ビットカウン
タ２は書き込み，読み出し可能なため、３ビットの転送
ができモードの指定が可能である。また、シリアルデー
タ送受信装置はクロックパルスの立ち下がりエッジでデ
ータを変化させ、立ち上がりエッジでデータを読み取る
のに対してMNOSは極性が逆であるため、シリアルデータ
送受信装置のクロックパルスをそのままMNOSに用いるこ
とはできない（シリアルデータ送受信装置のクロックパ
ルスの極性を反転しないでMNOSを動作させるとデータを
変化させるタイミングでデータを読み取るので正常な動
作は期待できない）。しかし、本実施例のように、極性
反転回路５を加えてクロックパルスを反転することによ
り、シリアルデータ送受信装置から送信したクロックパ
ルスでMNOSを正常に動作させることができる。またMNOS
から受信データＤ（第２図）を受信する場合、８ビット
シフトレジスタ１はクロックパルスＢ（第２図）の立ち
下がりエッジでデータを取り込む。このとき、MNOSから
の受信データもクロックパルスの立ち下がりで変化する
ために、従来のシリアルデータ送受信装置では正常なデ
ータを読みとれない。そこで、本実施例に示すように、
ラッチ３および極性反転回路４を加えることによりMNOS
からの受信データを正常に受信できる。〔ラッチ３はク
ロックパルスＢ（第２図）の立ち上がりエッジでデータ
を読み取り立ち下がりエッジでデータＣを出力する（第
２図）〕また、送信の場合も同様にしてシリアルデータ
を送信できる。
以上のように、従来のシリアルデータ送受信装置の３
ビットカウンタを書き込み，読み取り可能にするととも
に、クロック極性反転回路とラッチを加えることによ
り、特殊なシリアルデータ転送を必要とするMNOS等との
シリアルデータ送受信が可能になる。これにより転送制
御シフトが簡略化できるため、転送に要する処理時間が
短くなり、プログラムの実効効率を高めることができ
る。また、本発明のために加えた回路による面積の増加
分は、MNOS専用シリアルデータ送受信回路を設けた場合
と比較して極めて小さい。さらに他のLSIとの接続を考
えた場合に、従来の例では、MNOS等との接続のために専
用端子を設けなければならなかったが、本発明の場合に
は信号線を共用することができるため、マイクロコンピ
ュータの端子数も節約できるという作用を有する。
ビットカウンタを書き込み，読み取り可能にするととも
に、クロック極性反転回路とラッチを加えることによ
り、特殊なシリアルデータ転送を必要とするMNOS等との
シリアルデータ送受信が可能になる。これにより転送制
御シフトが簡略化できるため、転送に要する処理時間が
短くなり、プログラムの実効効率を高めることができ
る。また、本発明のために加えた回路による面積の増加
分は、MNOS専用シリアルデータ送受信回路を設けた場合
と比較して極めて小さい。さらに他のLSIとの接続を考
えた場合に、従来の例では、MNOS等との接続のために専
用端子を設けなければならなかったが、本発明の場合に
は信号線を共用することができるため、マイクロコンピ
ュータの端子数も節約できるという作用を有する。
（発明の効果） 本発明は上記実施例から明らかなように、書き込み・
読み出し可能な３ビットカウンタと、極性反転回路とラ
ッチを設けることにより、特殊なシリアルデータ転送を
必要とするMNOS等のシリアルデータ転送を可能にする。
このため、ソフトウエアを簡単化しプログラムの実効効
率を高めることができるという効果を有する。また、追
加する回路が少ないため、チップ面積の増加を抑えるこ
とができるという効果もある。
読み出し可能な３ビットカウンタと、極性反転回路とラ
ッチを設けることにより、特殊なシリアルデータ転送を
必要とするMNOS等のシリアルデータ転送を可能にする。
このため、ソフトウエアを簡単化しプログラムの実効効
率を高めることができるという効果を有する。また、追
加する回路が少ないため、チップ面積の増加を抑えるこ
とができるという効果もある。
第１図は本発明の一実施例におけるシリアルデータ送受
信装置のブロック図、第２図はシリアルデータ送受信装
置を含むマイクロコンピュータとMNOSとの受信時のタイ
ミングチャート、第３図は第２図のマイクロコンピュー
タとMNOS間の受信時の信号関係の概略を示す図、第４図
は従来のシリアルデータ送受信装置のブロック図、第５
図は従来のシリアルデータ送受信装置を含むマイクロコ
ンピュータとMNOS間の受信時の信号関係を示す図であ
る。 1,11……８ビットシフトレジスタ、2,12……３ビットカ
ウンタ、３……ラッチ、4,5……極性反転回路、６……
切換回路。
信装置のブロック図、第２図はシリアルデータ送受信装
置を含むマイクロコンピュータとMNOSとの受信時のタイ
ミングチャート、第３図は第２図のマイクロコンピュー
タとMNOS間の受信時の信号関係の概略を示す図、第４図
は従来のシリアルデータ送受信装置のブロック図、第５
図は従来のシリアルデータ送受信装置を含むマイクロコ
ンピュータとMNOS間の受信時の信号関係を示す図であ
る。 1,11……８ビットシフトレジスタ、2,12……３ビットカ
ウンタ、３……ラッチ、4,5……極性反転回路、６……
切換回路。
Claims (1)
- 【請求項１】パラレルに書き込まれたデータをシリアル
に出力するｎ（ｎは２以上の自然数）ビットのシフトレ
ジスタと、制御部からデータの読み書きが可能なｍ（ｍ
はlogzn≦ｍを満たす自然数）ビットの前記シフトレジ
スタのシフト回数をカウントするカウンタと、前記シフ
トレジスタのシリアル入出力データを一時的に保持する
１ビットのラッチと、前記シフトレジスタの極性を切り
換えるクロック極性切換回路を具備することを特徴とす
るシリアルデータ送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3837989A JP2565768B2 (ja) | 1989-02-20 | 1989-02-20 | シリアルデータ送受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3837989A JP2565768B2 (ja) | 1989-02-20 | 1989-02-20 | シリアルデータ送受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02217955A JPH02217955A (ja) | 1990-08-30 |
| JP2565768B2 true JP2565768B2 (ja) | 1996-12-18 |
Family
ID=12523643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3837989A Expired - Fee Related JP2565768B2 (ja) | 1989-02-20 | 1989-02-20 | シリアルデータ送受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565768B2 (ja) |
-
1989
- 1989-02-20 JP JP3837989A patent/JP2565768B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02217955A (ja) | 1990-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |