JP3448508B2 - データ伝送システム - Google Patents
データ伝送システムInfo
- Publication number
- JP3448508B2 JP3448508B2 JP08925799A JP8925799A JP3448508B2 JP 3448508 B2 JP3448508 B2 JP 3448508B2 JP 08925799 A JP08925799 A JP 08925799A JP 8925799 A JP8925799 A JP 8925799A JP 3448508 B2 JP3448508 B2 JP 3448508B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- output
- digital
- main data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の処理装置の
間でデジタルデータをパラレルに伝送するデータ伝送シ
ステムに関する。
間でデジタルデータをパラレルに伝送するデータ伝送シ
ステムに関する。
【０００２】
【従来の技術】画像信号や音声信号等に対する信号処理
においては、従来のアナログ系の処理回路からデジタル
系の処理回路へ移行する傾向にある。このようなデジタ
ル系の処理回路においては、複数の処理回路間でデータ
の受け渡しを行う際、伝送データの振幅を小さくして省
電力化を図ることが望まれている。
においては、従来のアナログ系の処理回路からデジタル
系の処理回路へ移行する傾向にある。このようなデジタ
ル系の処理回路においては、複数の処理回路間でデータ
の受け渡しを行う際、伝送データの振幅を小さくして省
電力化を図ることが望まれている。
【０００３】図７は、デジタルデータの送信側の出力回
路の構成を示すブロック図であり、図８は、デジタルデ
ータの受信側の入力回路の構成を示すブロック図であ
る。
路の構成を示すブロック図であり、図８は、デジタルデ
ータの受信側の入力回路の構成を示すブロック図であ
る。
【０００４】送信側に設けられる送信回路は、第１及び
第２の出力回路１、２及び反転回路３より構成され、デ
ジタル処理回路４に接続される。デジタル処理回路４
は、デジタルデータＤ0(n)に対して各種の処理を施し、
所定のフォーマットに従うデジタルデータＤ1(n)を生成
する。例えば、画像データを処理する場合には、色演
算、デジタル変調等の処理を施し、輝度情報及び色差情
報を含む画像データを生成する。
第２の出力回路１、２及び反転回路３より構成され、デ
ジタル処理回路４に接続される。デジタル処理回路４
は、デジタルデータＤ0(n)に対して各種の処理を施し、
所定のフォーマットに従うデジタルデータＤ1(n)を生成
する。例えば、画像データを処理する場合には、色演
算、デジタル変調等の処理を施し、輝度情報及び色差情
報を含む画像データを生成する。
【０００５】第１の出力回路１は、デジタルデータＤ1
(n)のビット数に応じた数のバッファにより構成され、
デジタル処理回路４から入力されるデジタルデータＤ1
(n)を取り込み、主データＤa(n)としてパラレルに出力
する。反転回路３は、デジタル処理回路４から入力され
るデジタルデータＤ1(n)の各ビットを反転し、反転デー
タ＊Ｄ1(n)として出力する。第２の出力回路２は、第１
の出力回路１と同一の回路構成を成し、反転回路３から
入力される反転データ＊Ｄ1(n)を取り込み、副データＤ
b(n)としてパラレルに出力する。このように、送信側で
は、デジタルデータＤ1(n)に一致する主データＤa(n)
と、デジタルデータＤ1(n)の反転データ＊Ｄ1(n)に一致
する副データＤb(n)と、が並列に出力される。
(n)のビット数に応じた数のバッファにより構成され、
デジタル処理回路４から入力されるデジタルデータＤ1
(n)を取り込み、主データＤa(n)としてパラレルに出力
する。反転回路３は、デジタル処理回路４から入力され
るデジタルデータＤ1(n)の各ビットを反転し、反転デー
タ＊Ｄ1(n)として出力する。第２の出力回路２は、第１
の出力回路１と同一の回路構成を成し、反転回路３から
入力される反転データ＊Ｄ1(n)を取り込み、副データＤ
b(n)としてパラレルに出力する。このように、送信側で
は、デジタルデータＤ1(n)に一致する主データＤa(n)
と、デジタルデータＤ1(n)の反転データ＊Ｄ1(n)に一致
する副データＤb(n)と、が並列に出力される。
【０００６】受信側に設けられる受信回路は、比較回路
５を含み、デジタル処理回路６に接続される。比較回路
５は、通信ラインを通じて送信側に接続され、主データ
Ｄa(n)及び副データＤb(n)を取り込み、それらを比較す
ることにより、デジタルデータＤ1(n)を再生する。即
ち、主データＤa(n)と副データＤb(n)とは、互いに逆極
性のデータであるため、これらのレベルを互いに比較す
ることにより、主データＤa(n)の方が大きいときには元
のデジタルデータＤ1(n)はハイレベルを示し、逆に、副
データＤb(n)の方が大きいときには元のデジタルデータ
Ｄ1(n)はローレベルを示すことになる。
５を含み、デジタル処理回路６に接続される。比較回路
５は、通信ラインを通じて送信側に接続され、主データ
Ｄa(n)及び副データＤb(n)を取り込み、それらを比較す
ることにより、デジタルデータＤ1(n)を再生する。即
ち、主データＤa(n)と副データＤb(n)とは、互いに逆極
性のデータであるため、これらのレベルを互いに比較す
ることにより、主データＤa(n)の方が大きいときには元
のデジタルデータＤ1(n)はハイレベルを示し、逆に、副
データＤb(n)の方が大きいときには元のデジタルデータ
Ｄ1(n)はローレベルを示すことになる。
【０００７】そして、デジタル処理回路６においては、
比較回路５から入力されるデジタルデータＤ1(n)に対し
て各種の処理が施され、次段の回路へ供給される。な
お、デジタル処理回路６については、受信側で必ず必要
なものではなく、デジタルデータＤ1(n)を直接Ｄ／Ａ変
換回路によってアナログ信号に変換する場合もある。
比較回路５から入力されるデジタルデータＤ1(n)に対し
て各種の処理が施され、次段の回路へ供給される。な
お、デジタル処理回路６については、受信側で必ず必要
なものではなく、デジタルデータＤ1(n)を直接Ｄ／Ａ変
換回路によってアナログ信号に変換する場合もある。
【０００８】受信側においては、主データＤa(n)と副デ
ータＤb(n)との大小関係が維持されている限り、送信側
のデジタルデータＤ1(n)を復元することができるため、
通信ライン上に送出する主データＤa(n)及び副データＤ
b(n)の振幅を小さくすることが可能になる。
ータＤb(n)との大小関係が維持されている限り、送信側
のデジタルデータＤ1(n)を復元することができるため、
通信ライン上に送出する主データＤa(n)及び副データＤ
b(n)の振幅を小さくすることが可能になる。
【０００９】
【発明が解決しようとする課題】画像信号や音声信号等
のアナログ信号に対する信号処理回路の場合、全ての信
号処理をデジタル化することができないため、デジタル
処理回路４の前段には、アナログ系の処理回路が設けら
れることになる。このようなアナログ処理回路をデジタ
ル処理回路４や送信回路と共に半導体基板上に集積化す
る場合、デジタル処理部分で発生するノイズがアナログ
処理部分に影響を与えないようにする必要がある。
のアナログ信号に対する信号処理回路の場合、全ての信
号処理をデジタル化することができないため、デジタル
処理回路４の前段には、アナログ系の処理回路が設けら
れることになる。このようなアナログ処理回路をデジタ
ル処理回路４や送信回路と共に半導体基板上に集積化す
る場合、デジタル処理部分で発生するノイズがアナログ
処理部分に影響を与えないようにする必要がある。
【００１０】送信回路の場合、第１及び第２の出力回路
１、２によって通信ラインを駆動するように構成され
る。このとき、第１及び第２の出力回路１、２では、寄
生容量の大きい通信ラインを駆動できるようにするた
め、トランジスタサイズが大きく形成されており、消費
電力が大きくなっている。従って、第１及び第２の出力
回路１、２から、それぞれ主データＤa(n)及び副データ
Ｄb(n)が出力されると、出力信号の変化に応じた不規則
なノイズが発生する。特に、第１及び第２の出力回路
１、２では、主データＤa(n)と副データＤb(n)とが同じ
タイミングで反転するため、データのうち出力信号の変
化するビット数である変化点の数が主データＤa(n)だけ
の場合に比較して２倍になり、それに起因するノイズが
増大することになる。
１、２によって通信ラインを駆動するように構成され
る。このとき、第１及び第２の出力回路１、２では、寄
生容量の大きい通信ラインを駆動できるようにするた
め、トランジスタサイズが大きく形成されており、消費
電力が大きくなっている。従って、第１及び第２の出力
回路１、２から、それぞれ主データＤa(n)及び副データ
Ｄb(n)が出力されると、出力信号の変化に応じた不規則
なノイズが発生する。特に、第１及び第２の出力回路
１、２では、主データＤa(n)と副データＤb(n)とが同じ
タイミングで反転するため、データのうち出力信号の変
化するビット数である変化点の数が主データＤa(n)だけ
の場合に比較して２倍になり、それに起因するノイズが
増大することになる。
【００１１】そこで本発明は、出力回路部分で発生する
ランダムノイズを低減することを目的とする。
ランダムノイズを低減することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、連続して入力されるデジタル信号を通信ラインを通
じて伝送するデータ伝送システムにおいて、連続する所
定ビットの主データを通信ラインに送出する第１の出力
回路と、連続する上記主データに対して、１データ毎に
反転及び非反転を繰り返す相補データを生成する相補デ
ータ生成回路と、上記相補データを上記主データと同一
のタイミングで通信ラインに送出する第２の出力回路
と、を備え、上記主データと上記相補データとを並列に
伝送することにある。
解決するためになされたもので、その特徴とするところ
は、連続して入力されるデジタル信号を通信ラインを通
じて伝送するデータ伝送システムにおいて、連続する所
定ビットの主データを通信ラインに送出する第１の出力
回路と、連続する上記主データに対して、１データ毎に
反転及び非反転を繰り返す相補データを生成する相補デ
ータ生成回路と、上記相補データを上記主データと同一
のタイミングで通信ラインに送出する第２の出力回路
と、を備え、上記主データと上記相補データとを並列に
伝送することにある。
【００１３】本発明によれば、デジタルデータと並列に
相補データを出力するようにしたことで、データが更新
されるとき、第１の出力回路と第２の出力回路とで各ビ
ットの変化点の合計数が常に一定に維持される。これに
より、各出力回路に流れる電流の総和が、デジタルデー
タの内容に関係なく一定に保たれる。
相補データを出力するようにしたことで、データが更新
されるとき、第１の出力回路と第２の出力回路とで各ビ
ットの変化点の合計数が常に一定に維持される。これに
より、各出力回路に流れる電流の総和が、デジタルデー
タの内容に関係なく一定に保たれる。
【００１４】
【発明の実施の形態】図１は、本発明のデータ伝送シス
テムの送信側の構成を示すブロック図であり、図２は、
出力される主データＤa(n)及び副データＤb(n)の変化の
一例を示す図である。
テムの送信側の構成を示すブロック図であり、図２は、
出力される主データＤa(n)及び副データＤb(n)の変化の
一例を示す図である。
【００１５】送信回路１０は、第１の出力回路１１、第
２の出力回路１２及び相補データ生成回路１３より構成
され、アナログ処理回路１４、Ａ／Ｄ変換回路１５、デ
ジタル処理回路１６と共に同一基板上に集積化される。
２の出力回路１２及び相補データ生成回路１３より構成
され、アナログ処理回路１４、Ａ／Ｄ変換回路１５、デ
ジタル処理回路１６と共に同一基板上に集積化される。
【００１６】本発明の特徴とするところは、デジタル処
理回路１６から得られるデジタルデータＤ1(n)から、変
化点の合計数が常に一定となるように生成される主デー
タＤa(n)及び副データＤb(n)を第１及び第２の出力回路
１１、１２から並列に出力するようにしたことにある。
理回路１６から得られるデジタルデータＤ1(n)から、変
化点の合計数が常に一定となるように生成される主デー
タＤa(n)及び副データＤb(n)を第１及び第２の出力回路
１１、１２から並列に出力するようにしたことにある。
【００１７】相補データ生成回路１３は、第２のデジタ
ルデータ信号Ｄ1(n)を所定のタイミングで主データＤa
(n)として出力する。同時に、初期状態では主データＤa
(n)と同一内容を示し、以降は、奇数番目に主データＤa
(n)とは反転する内容を示し、偶数番目に主データＤa
(n)と同一内容を示す副データＤb(n)を生成する。例え
ば、図２に示すように、４ビットの主データＤa(n)に対
して同じく４ビットの副データＤb(n)を生成する。この
とき、副データＤb(n)の各ビットは、ｎ＝２ｋ（ｋ＝
０、１、２、・・・）で主データＤa(n)に一致し、ｎ＝
２ｋ＋１で主データＤa(n)とは逆の状態を示すことにな
る。これにより、主データＤa(n)の変化点の数と副デー
タＤb(n)の変化点の数との合計が常に４（４ビット構成
の場合）となる。
ルデータ信号Ｄ1(n)を所定のタイミングで主データＤa
(n)として出力する。同時に、初期状態では主データＤa
(n)と同一内容を示し、以降は、奇数番目に主データＤa
(n)とは反転する内容を示し、偶数番目に主データＤa
(n)と同一内容を示す副データＤb(n)を生成する。例え
ば、図２に示すように、４ビットの主データＤa(n)に対
して同じく４ビットの副データＤb(n)を生成する。この
とき、副データＤb(n)の各ビットは、ｎ＝２ｋ（ｋ＝
０、１、２、・・・）で主データＤa(n)に一致し、ｎ＝
２ｋ＋１で主データＤa(n)とは逆の状態を示すことにな
る。これにより、主データＤa(n)の変化点の数と副デー
タＤb(n)の変化点の数との合計が常に４（４ビット構成
の場合）となる。
【００１８】第１の出力回路１１及び第２の出力回路１
２は、それぞれ同一の回路構成を成し、例えば、主デー
タＤa(n)及び副データＤb(n)のビット数に応じた数のバ
ッファにより構成される。ここで、第１の出力回路１１
から出力される主データＤa(n)と第２の出力回路１２か
ら出力される副データＤb(n)とは、互いの変化点の数が
相補的に変化し、その合計が常に４となっている。この
ため、データの切り替わりのタイミングで各出力回路１
１、１２を構成するバッファに流れる電流の総和は、主
データＤa(n)の内容にかかわらず常に一定に維持される
ようになる。
２は、それぞれ同一の回路構成を成し、例えば、主デー
タＤa(n)及び副データＤb(n)のビット数に応じた数のバ
ッファにより構成される。ここで、第１の出力回路１１
から出力される主データＤa(n)と第２の出力回路１２か
ら出力される副データＤb(n)とは、互いの変化点の数が
相補的に変化し、その合計が常に４となっている。この
ため、データの切り替わりのタイミングで各出力回路１
１、１２を構成するバッファに流れる電流の総和は、主
データＤa(n)の内容にかかわらず常に一定に維持される
ようになる。
【００１９】アナログ処理回路１４は、第１のアナログ
信号Ｙ0(t)に対して各種のアナログ処理を施し、所定の
フォーマットに従う第２のアナログ信号Ｙ1(t)を生成す
る。Ａ／Ｄ変換回路１５は、アナログ処理回路１４の処
理動作に同期して、第２のアナログ信号Ｙ1(t)をデジタ
ル変換し、第１のデジタルデータＤ0(n)を生成する。そ
して、デジタル処理回路１６は、図７に示すデジタル処
理回路４と同等のものであり、第１のデジタルデータＤ
0(n)から第２のデジタルデータＤ1 (n)を生成する。こ
のデジタル処理回路１６で生成されるデジタルデータＤ
1(n)が送信回路１０に入力される。
信号Ｙ0(t)に対して各種のアナログ処理を施し、所定の
フォーマットに従う第２のアナログ信号Ｙ1(t)を生成す
る。Ａ／Ｄ変換回路１５は、アナログ処理回路１４の処
理動作に同期して、第２のアナログ信号Ｙ1(t)をデジタ
ル変換し、第１のデジタルデータＤ0(n)を生成する。そ
して、デジタル処理回路１６は、図７に示すデジタル処
理回路４と同等のものであり、第１のデジタルデータＤ
0(n)から第２のデジタルデータＤ1 (n)を生成する。こ
のデジタル処理回路１６で生成されるデジタルデータＤ
1(n)が送信回路１０に入力される。
【００２０】以上の送信回路１０は、アナログ処理回路
１４やＡ／Ｄ変換回路１５と共に半導体基板上に集積化
されるものであり、データの切り替わりのタイミングで
の消費電流量を一定に保つことにより、電源電位の変動
を低減することができる。従って、アナログ処理回路１
４において、安定した処理を達成できる。
１４やＡ／Ｄ変換回路１５と共に半導体基板上に集積化
されるものであり、データの切り替わりのタイミングで
の消費電流量を一定に保つことにより、電源電位の変動
を低減することができる。従って、アナログ処理回路１
４において、安定した処理を達成できる。
【００２１】図３は、相補データ生成回路１３の構成の
一例を示す回路図で、図４は、その動作を示すタイミン
グ図である。この図においては、主データＤa(n)及び副
データＤb(n)が１ビットの場合を示している。
一例を示す回路図で、図４は、その動作を示すタイミン
グ図である。この図においては、主データＤa(n)及び副
データＤb(n)が１ビットの場合を示している。
【００２２】相補データ生成回路１３は、２つのＤフリ
ップフロップＦＦ１、ＦＦ２及び排他論理和回路ＥＸよ
り構成される。第１のＤフリップフロップＦＦ１は、一
定周期のクロックＳＣＫによって駆動され、Ｄ入力に与
えられるデジタルデータＤ1(n)をクロックＳＣＫに従う
タイミングでＱ出力から主データＤa(n)として出力す
る。第２のＤフリップフロップＦＦ２は、反転出力＊Ｑ
がＤ入力に与えられ、１ビットのカウンタを構成する。
この第２のＤフリップフロップＦＦ２は、第１のＤフリ
ップフロップＦＦ１と共通のクロックＳＣＫによって駆
動され、Ｑ出力からクロックＳＣＫを２分周したクロッ
クＤＣＫを出力する。尚、第２のＤフリップフロップＦ
Ｆ２は、初期設定時に立ち上げられるリセットパルスＲ
ＳＴに応答してダイレクトリセットされる。
ップフロップＦＦ１、ＦＦ２及び排他論理和回路ＥＸよ
り構成される。第１のＤフリップフロップＦＦ１は、一
定周期のクロックＳＣＫによって駆動され、Ｄ入力に与
えられるデジタルデータＤ1(n)をクロックＳＣＫに従う
タイミングでＱ出力から主データＤa(n)として出力す
る。第２のＤフリップフロップＦＦ２は、反転出力＊Ｑ
がＤ入力に与えられ、１ビットのカウンタを構成する。
この第２のＤフリップフロップＦＦ２は、第１のＤフリ
ップフロップＦＦ１と共通のクロックＳＣＫによって駆
動され、Ｑ出力からクロックＳＣＫを２分周したクロッ
クＤＣＫを出力する。尚、第２のＤフリップフロップＦ
Ｆ２は、初期設定時に立ち上げられるリセットパルスＲ
ＳＴに応答してダイレクトリセットされる。
【００２３】排他論理和回路ＥＸは、第１のＤフリップ
フロップＦＦ１のＱ出力と、第２のＤフリップフロップ
ＦＦ２のＱ出力とを入力に受け、それらの排他論理和を
副データＤb(n)として出力する。この排他論理和回路Ｅ
Ｘは、分周クロックＤＣＫがローレベルを示していると
き、即ち、ｎ＝２ｋ（ｋ＝０、１、２、・・・）のと
き、主データＤa(n)をそのまま出力する。そして、分周
クロックＤＣＫがハイレベルを示しているとき、即ち、
ｎ＝２ｋ＋１（ｋ＝０、１、２、・・・）のとき、主デ
ータＤa(n)を反転して出力する。この結果、主データＤ
a(n)及び副データＤb(n)が共に１ビットの場合、データ
の切り替わりの各タイミングで何れか一方のみが反転す
ることになる。尚、主データＤa(n)及び副データＤb(n)
を多ビットとする場合には、図３に示す相補データ生成
回路１３をビット数に応じた数だけ並列に設けるように
すればよい。
フロップＦＦ１のＱ出力と、第２のＤフリップフロップ
ＦＦ２のＱ出力とを入力に受け、それらの排他論理和を
副データＤb(n)として出力する。この排他論理和回路Ｅ
Ｘは、分周クロックＤＣＫがローレベルを示していると
き、即ち、ｎ＝２ｋ（ｋ＝０、１、２、・・・）のと
き、主データＤa(n)をそのまま出力する。そして、分周
クロックＤＣＫがハイレベルを示しているとき、即ち、
ｎ＝２ｋ＋１（ｋ＝０、１、２、・・・）のとき、主デ
ータＤa(n)を反転して出力する。この結果、主データＤ
a(n)及び副データＤb(n)が共に１ビットの場合、データ
の切り替わりの各タイミングで何れか一方のみが反転す
ることになる。尚、主データＤa(n)及び副データＤb(n)
を多ビットとする場合には、図３に示す相補データ生成
回路１３をビット数に応じた数だけ並列に設けるように
すればよい。
【００２４】図５は、受信側で主データＤa(n)及び副デ
ータＤb(n)から元のデジタルデータＤ1(n)を再生する受
信回路の構成の一例を示すブロック図であり、図６は、
その動作を説明するタイミング図である。この図におい
ては、主データＤa(n)及び副データＤb(n)を１ビット構
成とした場合を示している。
ータＤb(n)から元のデジタルデータＤ1(n)を再生する受
信回路の構成の一例を示すブロック図であり、図６は、
その動作を説明するタイミング図である。この図におい
ては、主データＤa(n)及び副データＤb(n)を１ビット構
成とした場合を示している。
【００２５】受信回路は、それぞれアナログ動作をする
第１及び第２の差動アンプＳＡ１、ＳＡ２、加算器ＡＤ
及びインバータＩＮより構成される。第１の差動アンプ
ＳＡ１の非反転入力には主データＤa(n)が与えられ、反
転入力には副データＤb(n)が与えられる。第２の差動ア
ンプＳＡ２の非反転入力には主データＤa(n)が与えら
れ、反転入力には、副データＤb(n)がインバータＩＮで
反転データ＊Ｄb(n)が与えられる。そして、加算器ＡＤ
の２つの入力には、第１の差動アンプＳＡ１の出力Ｓa
(n)と第２の差動アンプＳＡ２の出力Ｓb(n)とがそれぞ
れ入力され、加算器ＡＤの出力が、再生されたデジタル
データＤ1(n)として出力される。
第１及び第２の差動アンプＳＡ１、ＳＡ２、加算器ＡＤ
及びインバータＩＮより構成される。第１の差動アンプ
ＳＡ１の非反転入力には主データＤa(n)が与えられ、反
転入力には副データＤb(n)が与えられる。第２の差動ア
ンプＳＡ２の非反転入力には主データＤa(n)が与えら
れ、反転入力には、副データＤb(n)がインバータＩＮで
反転データ＊Ｄb(n)が与えられる。そして、加算器ＡＤ
の２つの入力には、第１の差動アンプＳＡ１の出力Ｓa
(n)と第２の差動アンプＳＡ２の出力Ｓb(n)とがそれぞ
れ入力され、加算器ＡＤの出力が、再生されたデジタル
データＤ1(n)として出力される。
【００２６】第１の差動アンプＳＡ１の出力Ｓa(n)は、
主データＤa(n)が副データＤb(n)よりも高いレベルにあ
るときハイレベルとなり、逆に低いレベルにあるときロ
ーレベルとなる。さらに、主データＤa(n)と副データＤ
b(n)とが同一レベルのときには、中間レベルとなる。こ
のように生成される出力Ｓa(n)は、ｎが偶数番目の期間
に中間レベルを示す。一方、第２の差動アンプＳＡ２の
出力Ｓa(n)は、主データＤa(n)が反転データ＊Ｄb(n)よ
りも高いレベルにあるときハイレベルとなり、逆に低い
レベルにあるときローレベルとなる。さらに、主データ
Ｄa(n)と反転データ＊Ｄb(n)とが同一レベルのときに
は、出力は中間レベルとなる。このように生成される出
力Ｓb(n)は、ｎが奇数番目の期間に中間レベルを示す。
そして、出力Ｓa(n)と出力Ｓb(n)とを加算することによ
り、互いの中間レベルの期間に、他方のハイレベルまた
はローレベルが加算され、元のデジタルデータＤ1(n)が
再生されることになる。
主データＤa(n)が副データＤb(n)よりも高いレベルにあ
るときハイレベルとなり、逆に低いレベルにあるときロ
ーレベルとなる。さらに、主データＤa(n)と副データＤ
b(n)とが同一レベルのときには、中間レベルとなる。こ
のように生成される出力Ｓa(n)は、ｎが偶数番目の期間
に中間レベルを示す。一方、第２の差動アンプＳＡ２の
出力Ｓa(n)は、主データＤa(n)が反転データ＊Ｄb(n)よ
りも高いレベルにあるときハイレベルとなり、逆に低い
レベルにあるときローレベルとなる。さらに、主データ
Ｄa(n)と反転データ＊Ｄb(n)とが同一レベルのときに
は、出力は中間レベルとなる。このように生成される出
力Ｓb(n)は、ｎが奇数番目の期間に中間レベルを示す。
そして、出力Ｓa(n)と出力Ｓb(n)とを加算することによ
り、互いの中間レベルの期間に、他方のハイレベルまた
はローレベルが加算され、元のデジタルデータＤ1(n)が
再生されることになる。
【００２７】以上の受信回路においては、主データＤa
(n)及び副データＤb(n)の振幅を小さくした場合でも、
各差動アンプＳＡ１、ＳＡ２における比較動作が可能な
範囲であれば、デジタルデータＤ1(n)を再生することが
できる。従って、図８に示す受信回路と同様に、消費電
力の低減が可能になる。尚、主データＤa(n)及び副デー
タＤb(n)を多ビットとする場合には、図５に示す受信回
路をビット数に応じた数だけ並列に設けるようにすれば
よい。
(n)及び副データＤb(n)の振幅を小さくした場合でも、
各差動アンプＳＡ１、ＳＡ２における比較動作が可能な
範囲であれば、デジタルデータＤ1(n)を再生することが
できる。従って、図８に示す受信回路と同様に、消費電
力の低減が可能になる。尚、主データＤa(n)及び副デー
タＤb(n)を多ビットとする場合には、図５に示す受信回
路をビット数に応じた数だけ並列に設けるようにすれば
よい。
【００２８】
【発明の効果】本発明によれば、デジタル信号の送信回
路において、出力回路部分の消費電流を常に一定に保つ
ことができる。従って、電源電位の変動を防止でき、ア
ナログ処理回路とデジタル処理回路とを同一基板上に集
積化した場合でも、アナログ処理回路での信号処理動作
を安定させることができると共に、デジタル処理回路部
分で発生するノイズがアナログ処理回路部分で信号に混
入するのを防止できる。
路において、出力回路部分の消費電流を常に一定に保つ
ことができる。従って、電源電位の変動を防止でき、ア
ナログ処理回路とデジタル処理回路とを同一基板上に集
積化した場合でも、アナログ処理回路での信号処理動作
を安定させることができると共に、デジタル処理回路部
分で発生するノイズがアナログ処理回路部分で信号に混
入するのを防止できる。
【図１】本発明のデータ伝送システムの送信側の構成を
示すブロック図である。
示すブロック図である。
【図２】各デジタル信号の変化の一例を示す図である。
【図３】相補データ生成回路の一例を示す回路図であ
る。
る。
【図４】相補データ生成回路の動作を説明するタイミン
グ図である。
グ図である。
【図５】本発明のデータ伝送システムの受信回路の一例
を示すブロック図である。
を示すブロック図である。
【図６】受信回路の動作を説明するタイミング図であ
る。
る。
【図７】従来のデータ伝送システムの送信側の構成を示
すブロック図である。
すブロック図である。
【図８】従来のデータ伝送システムの受信側の構成を示
すブロック図である。
すブロック図である。
１、２ 出力回路
３ 反転回路４
、６ デジタル処理回路５
比較回路
１０ 送信回路
１１、１２ 出力回路
１３ 相補データ生成回路
１４ アナログ処理回路
１５ Ａ／Ｄ変換回路
１６ デジタル処理回路
ＦＦ１、ＦＦ２ Ｄフリップフロップ
ＥＸ 排他論理和回路
ＳＡ１、ＳＡ２ 差動アンプ
ＡＤ 加算器
ＩＮ インバータ
Claims (2)
- 【請求項１】 連続して入力されるデジタル信号を通信
ラインを通じて伝送するデータ伝送システムにおいて、
連続する所定ビットの主データを通信ラインに送出する
第１の出力回路と、連続する上記主データに対して、１
データ毎に反転及び非反転を繰り返す相補データを生成
する相補データ生成回路と、上記相補データを上記主デ
ータと同一のタイミングで通信ラインに送出する第２の
出力回路と、を備え、上記主データと上記相補データと
を並列に伝送することを特徴とするデータ伝送システ
ム。 - 【請求項２】 上記第１の出力回路と上記第２の出力回
路とが、同一回路構成を成すことを特徴とする請求項１
に記載のデータ伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08925799A JP3448508B2 (ja) | 1999-03-30 | 1999-03-30 | データ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08925799A JP3448508B2 (ja) | 1999-03-30 | 1999-03-30 | データ伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000286901A JP2000286901A (ja) | 2000-10-13 |
| JP3448508B2 true JP3448508B2 (ja) | 2003-09-22 |
Family
ID=13965719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08925799A Expired - Fee Related JP3448508B2 (ja) | 1999-03-30 | 1999-03-30 | データ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3448508B2 (ja) |
-
1999
- 1999-03-30 JP JP08925799A patent/JP3448508B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000286901A (ja) | 2000-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8723705B2 (en) | Low output skew double data rate serial encoder | |
| JP3346999B2 (ja) | 入出力装置 | |
| US8259838B2 (en) | Signal transmission system for transmitting transmission signals via a transmission line including transmission conductors | |
| US20130314142A1 (en) | Phase-combining circuit and timing signal generator circuit for carrying out a high-speed signal transmission | |
| JP2009260961A (ja) | シリアライザー | |
| US6741193B2 (en) | Parallel in serial out circuit having flip-flop latching at multiple clock rates | |
| JP3696812B2 (ja) | 入出力インタフェースおよび半導体集積回路 | |
| JPH11194748A (ja) | 液晶表示装置 | |
| JP3448508B2 (ja) | データ伝送システム | |
| JP2005333508A (ja) | 信号変換装置およびドライバ装置 | |
| JP2565144B2 (ja) | 直並列変換器 | |
| JP2003198373A (ja) | Ｐｗｍ変換回路、ｄ／ａ変換器およびｐｗｍ変換方法 | |
| JPH0783274B2 (ja) | 集積電子マルチプレクサ回路 | |
| JPH08265168A (ja) | シリアル−パラレル変換回路 | |
| JP2014140090A (ja) | 信号伝送方式及び送信装置 | |
| JP3865234B2 (ja) | Ｎｒｚ／ｒｚ変換回路 | |
| JPH07221612A (ja) | インタフェース回路 | |
| JP2590410B2 (ja) | カウントデータ出力回路 | |
| KR100785286B1 (ko) | 동기식전송시스템의 인터페이스용 변환회로 | |
| JP2565768B2 (ja) | シリアルデータ送受信装置 | |
| JPH0916128A (ja) | 表示パネル駆動用集積回路および液晶表示装置 | |
| JP3216594B2 (ja) | システムｌｓｉ | |
| JP2827517B2 (ja) | 位相同期回路 | |
| JP2000269943A (ja) | 半導体集積回路装置 | |
| JPH0514153A (ja) | 二相クロツク信号発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |