JPH0783274B2 - 集積電子マルチプレクサ回路 - Google Patents
集積電子マルチプレクサ回路Info
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- JPH0783274B2 JPH0783274B2 JP61101205A JP10120586A JPH0783274B2 JP H0783274 B2 JPH0783274 B2 JP H0783274B2 JP 61101205 A JP61101205 A JP 61101205A JP 10120586 A JP10120586 A JP 10120586A JP H0783274 B2 JPH0783274 B2 JP H0783274B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
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- H04J3/047—Distributors with transistors or integrated circuits
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Time-Division Multiplex Systems (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 本発明は、Ｎ（Ｎ＞１）個のデータ入力端子と、多重化
された信号を出力する１個のデータ出力端子と、クロッ
ク信号を受信するクロック入力端子と、スタート信号を
受信するスタート入力端子とを具え、Ｎ個のデータ入力
端子のデータを２進スタート信号の第１状態の発生後に
クロック信号の制御の下でデータ出力端子に順次に出力
させる集積化電子マルチプレクサ回路に間するものであ
る。
された信号を出力する１個のデータ出力端子と、クロッ
ク信号を受信するクロック入力端子と、スタート信号を
受信するスタート入力端子とを具え、Ｎ個のデータ入力
端子のデータを２進スタート信号の第１状態の発生後に
クロック信号の制御の下でデータ出力端子に順次に出力
させる集積化電子マルチプレクサ回路に間するものであ
る。
本発明はマルチプレクサ回路を含む集積電子回路にも関
するものである。
するものである。
この種の回路は「Digest of Technical Papers of the
IEEE International Solid State Circuits Conferenc
e」第206〜207頁に開示されており、そこにはマルチプ
レクサ回路を含むビデオメモリのブロック図が示されて
いる。しかし、この回路をどのように実現するかについ
ては全く開示されていない。並列データの一定の流れを
極めて高いクロック周波数（例えば数拾メガヘルツ）で
連続的な多重信号に変換するにはマルチプレクサ回路に
特別の要件が課される。更に、マルチプレクサ回路はメ
モリ領域と同一の半導体基板上に集積するのに好適なも
のとする必要がある。
IEEE International Solid State Circuits Conferenc
e」第206〜207頁に開示されており、そこにはマルチプ
レクサ回路を含むビデオメモリのブロック図が示されて
いる。しかし、この回路をどのように実現するかについ
ては全く開示されていない。並列データの一定の流れを
極めて高いクロック周波数（例えば数拾メガヘルツ）で
連続的な多重信号に変換するにはマルチプレクサ回路に
特別の要件が課される。更に、マルチプレクサ回路はメ
モリ領域と同一の半導体基板上に集積するのに好適なも
のとする必要がある。
前記ビデオメモリ内のマルチプレクサ回路は多数の転送
ゲート（例えば既知のフィリップスIC HEF4512B）を具
えるスイッチング回路網と２進カウンタを用いて構成す
ることができる。スタート信号により２進カウンタに所
定のカウントをセットし、そのカウントがクロックパル
スごとに１つづつ増加されるようにし、このカウンタに
よりスイッチング回路網によって多重信号を発生するデ
ータ出力端子に接続されるデータ入力端子を指定するよ
うにする。しかし、この方法は上述のような高いクロッ
ク周波数で使用するには低速すぎ、更に集積化する際に
大きな表面積を必要とする。また、このスイッチング回
路網はカウンタから転送ゲートへ制御信号を供給する多
数の並列導体を含むので、特に高いクロック周波数にお
いてこれらの並列導体上の信号間に常に発生する位相差
が多重信号に妨害を発生し、この妨害はクロック周波数
が高くなるにつれて大きくなり、最終的にはマルチプレ
クサ回路によるデータの送出が不可能になる。
ゲート（例えば既知のフィリップスIC HEF4512B）を具
えるスイッチング回路網と２進カウンタを用いて構成す
ることができる。スタート信号により２進カウンタに所
定のカウントをセットし、そのカウントがクロックパル
スごとに１つづつ増加されるようにし、このカウンタに
よりスイッチング回路網によって多重信号を発生するデ
ータ出力端子に接続されるデータ入力端子を指定するよ
うにする。しかし、この方法は上述のような高いクロッ
ク周波数で使用するには低速すぎ、更に集積化する際に
大きな表面積を必要とする。また、このスイッチング回
路網はカウンタから転送ゲートへ制御信号を供給する多
数の並列導体を含むので、特に高いクロック周波数にお
いてこれらの並列導体上の信号間に常に発生する位相差
が多重信号に妨害を発生し、この妨害はクロック周波数
が高くなるにつれて大きくなり、最終的にはマルチプレ
クサ回路によるデータの送出が不可能になる。
本発明の目的は高いスイッチング速度で連続的なデータ
ストリームを発生し得ると共に半導体基板上に集積化す
るのに好適なマルチプレクサ回路を提供するにある。
ストリームを発生し得ると共に半導体基板上に集積化す
るのに好適なマルチプレクサ回路を提供するにある。
この目的を達成するために、本発明マルチプレクサ回路
は、各々マスタセクションとスレーブセクションを有す
るＮ個のフリップフロップ回路の縦続接続を含むシフト
レジスタを具え、スタート信号の第１状態とクロック信
号の第１状態の受信時に、第ｎ（１ｎＮ）フリップ
フロップ回路のマスタセクションが第ｎデータ入力端子
のデータに対応する２進状態になると共に第Ｎフリップ
フロップ回路のスレーブセクションを除く第ｎフリップ
フロップ回路のスレーブセクションが第（ｎ＋１）デー
タ入力端子のデータに対応する２進状態になり、第Ｎフ
リップフロップ回路のスレーブセクションの状態は同一
のまゝに維持されるように構成し、このスレーブセクシ
ョンの出力端子をデータ出力端子に接続してあることを
特徴とする。
は、各々マスタセクションとスレーブセクションを有す
るＮ個のフリップフロップ回路の縦続接続を含むシフト
レジスタを具え、スタート信号の第１状態とクロック信
号の第１状態の受信時に、第ｎ（１ｎＮ）フリップ
フロップ回路のマスタセクションが第ｎデータ入力端子
のデータに対応する２進状態になると共に第Ｎフリップ
フロップ回路のスレーブセクションを除く第ｎフリップ
フロップ回路のスレーブセクションが第（ｎ＋１）デー
タ入力端子のデータに対応する２進状態になり、第Ｎフ
リップフロップ回路のスレーブセクションの状態は同一
のまゝに維持されるように構成し、このスレーブセクシ
ョンの出力端子をデータ出力端子に接続してあることを
特徴とする。
このシフトレジスタは２進カウンタを具えるスイッチン
グ回路よりも小さくできる。スタート信号とクロック信
号の第１状態が受信されると、各フリップフロップ回路
のスレーブセクションと次のフリップフロップ回路のマ
スタセクションに、関連するデータ入力端子のデータが
同時にロードされる。このフリップフロップ回路のロー
ディングは所定の時間を要するだけであり、またこのよ
うにシフトレジスタをローディングすることにより多重
信号に妨害を与えないようにすることができる。
グ回路よりも小さくできる。スタート信号とクロック信
号の第１状態が受信されると、各フリップフロップ回路
のスレーブセクションと次のフリップフロップ回路のマ
スタセクションに、関連するデータ入力端子のデータが
同時にロードされる。このフリップフロップ回路のロー
ディングは所定の時間を要するだけであり、またこのよ
うにシフトレジスタをローディングすることにより多重
信号に妨害を与えないようにすることができる。
本発明の第１の好適例においては、全てのフリップフロ
ップ回路が関連するデータ入力端子のデータに対応する
状態になった後にスタート信号が第２状態に変化してこ
の第２状態にクロック信号のＮ−１個の順次の第１状態
の間中維持されるようにし、且つこのスタート信号の第
２状態とクロック信号の第１状態の受信時に第１フリッ
プフロップ回路のマスタセクションが第１の２進状態に
なるようにする。
ップ回路が関連するデータ入力端子のデータに対応する
状態になった後にスタート信号が第２状態に変化してこ
の第２状態にクロック信号のＮ−１個の順次の第１状態
の間中維持されるようにし、且つこのスタート信号の第
２状態とクロック信号の第１状態の受信時に第１フリッ
プフロップ回路のマスタセクションが第１の２進状態に
なるようにする。
ロードすべきフリップフロップ回路のセクションをロー
ディング前に所定の２進状態にすると、これらセクショ
ンをローディングする手段を簡単にすることができる。
これらローディング手段は必要に応じてマスタセクショ
ン又はスレーブセクションを第１の２進状態から第２の
２進状態に切り換えるようにするだけでよい。従って、
ローディング手段が簡単になり、マルチプレクサ回路が
一層小形に且つ高速になる。
ディング前に所定の２進状態にすると、これらセクショ
ンをローディングする手段を簡単にすることができる。
これらローディング手段は必要に応じてマスタセクショ
ン又はスレーブセクションを第１の２進状態から第２の
２進状態に切り換えるようにするだけでよい。従って、
ローディング手段が簡単になり、マルチプレクサ回路が
一層小形に且つ高速になる。
マスタ及びスレーブセクションが同一のクロック信号を
受信する場合には高いクロック周波数でも種々のマスタ
及びスレーブセクションで受信されるクロック信号間の
妨害位相シフトの発生が阻止される。
受信する場合には高いクロック周波数でも種々のマスタ
及びスレーブセクションで受信されるクロック信号間の
妨害位相シフトの発生が阻止される。
図面につき本発明を説明する。
第１図はマルチプレクサ回路を含む集積電子回路の一例
を示す。本例は前記刊行物から既知のものに対応し、ビ
デオメモリフィールド10がマルチプレクサ回路20のデー
タ入力端子（28）に並列データを供給する。これらのデ
ータがスタート信号22の受信後にクロック信号24の制御
の下でデータ出力端子26に順次に出力され、多重信号に
なる。種々のデータがデータ出力端子に出力され終る
と、次のスタート信号により新しいサイクルが開始され
る。
を示す。本例は前記刊行物から既知のものに対応し、ビ
デオメモリフィールド10がマルチプレクサ回路20のデー
タ入力端子（28）に並列データを供給する。これらのデ
ータがスタート信号22の受信後にクロック信号24の制御
の下でデータ出力端子26に順次に出力され、多重信号に
なる。種々のデータがデータ出力端子に出力され終る
と、次のスタート信号により新しいサイクルが開始され
る。
本発明マルチプレクサ回路は高い処理速度を有する集積
回路、例えば前記ビデオメモリに使用するのに好適であ
る。しかし、本発明の応用はこれに限定されず、本発明
は任意のエレクトロニクス回路、例えばマイクロプロセ
ッサ、電気通信及び電子信号処理回路に用いることがで
きる。
回路、例えば前記ビデオメモリに使用するのに好適であ
る。しかし、本発明の応用はこれに限定されず、本発明
は任意のエレクトロニクス回路、例えばマイクロプロセ
ッサ、電気通信及び電子信号処理回路に用いることがで
きる。
第２図は本発明マルチプレクサ回路を示す。図を簡単且
つ明瞭にするために５個のデータ入力端子のみを示す
が、実際にはこの回路は任意の数のデータ入力端子を含
むことができる。このマルチプレクサ回路は各々マスタ
セクション128とスレーブセクション130を有するフリッ
プフロップ回路118,120,122の縦続接続を含んでいる。
最終フリップフロップ回路122のスレーブセクションの
出力端子はデータ出力端子112に接続され、多重信号を
発生する。各マスタセクション又はスレーブセクション
はクロック入力端子116に接続される。データ入力端子1
02,104,106,108,110はNORゲート124に接続され、これら
NORゲートはスタート入力端子114にも接続されてスター
ト信号を受信する。これらNORゲートの出力端子はフリ
ップフロップ回路118,120,122のマスタセクション128の
ロード入力端子132に接続される。各フリップフロップ
回路のスレーブセクションのロード入力端子134は次の
フリップフロップ回路のマスタセクションのロード入力
端子に接続され、最終フリップフロップ回路122はロー
ド入力端子を含まない。第１フリップフロップ回路118
の入力端子126は反転回路138を経てそのマスタセクショ
ン128のロード入力端子132に接続される。ロードし得る
セクションは、クロック信号と、関連するロード入力端
子の信号とがともに“1"のときに“0"が同時にロードさ
れるように構成してある。“1"をロードすることはでき
ず、後に斯るローディングは不要であることを証明す
る。
つ明瞭にするために５個のデータ入力端子のみを示す
が、実際にはこの回路は任意の数のデータ入力端子を含
むことができる。このマルチプレクサ回路は各々マスタ
セクション128とスレーブセクション130を有するフリッ
プフロップ回路118,120,122の縦続接続を含んでいる。
最終フリップフロップ回路122のスレーブセクションの
出力端子はデータ出力端子112に接続され、多重信号を
発生する。各マスタセクション又はスレーブセクション
はクロック入力端子116に接続される。データ入力端子1
02,104,106,108,110はNORゲート124に接続され、これら
NORゲートはスタート入力端子114にも接続されてスター
ト信号を受信する。これらNORゲートの出力端子はフリ
ップフロップ回路118,120,122のマスタセクション128の
ロード入力端子132に接続される。各フリップフロップ
回路のスレーブセクションのロード入力端子134は次の
フリップフロップ回路のマスタセクションのロード入力
端子に接続され、最終フリップフロップ回路122はロー
ド入力端子を含まない。第１フリップフロップ回路118
の入力端子126は反転回路138を経てそのマスタセクショ
ン128のロード入力端子132に接続される。ロードし得る
セクションは、クロック信号と、関連するロード入力端
子の信号とがともに“1"のときに“0"が同時にロードさ
れるように構成してある。“1"をロードすることはでき
ず、後に斯るローディングは不要であることを証明す
る。
このマルチプレクサ回路の動作を第３図を参照して説明
する。本例では、各信号の第１状態及び第２状態は、 スタート信号（STRT）： 第１状態＝低（“0"） 第２状態＝高（“1"） クロック信号（CLK）： 第１状態＝高（“1"） 第２状態＝低（“0"） ロード信号（NORゲート124の出力）： 第１状態＝高（“1"） 第２状態＝低（“0"） であるものとする。瞬時t0においてスタート信号（STR
T）は低レベル、即ち“0"であり、クロック信号（CLK）
は高レベル、即ち“1"である。このとき第１フリップフ
ロップ回路118のマスタセクション128にはA1がロードさ
れ、第１〜第４フリップフロップのスレーブセクション
130にはそれぞれB1,C1,D1及びE1がロードされ（S1,S2,S
3,S4）、最終フリップフロップ回路122のスレーブセク
ションの内容（S5）はA0のまゝである。S5はマルチプレ
クサ回路の出力信号を供給する。瞬時t1において、CLK
が高から低に変化し、これはマスタセクションがそのデ
ータを同じフリップフロップ回路のスレーブセクション
に転送することを意味する。瞬時t2において新しくロー
ディングが起らないようにするためにSTRTが瞬時t1とt2
の間で低から高に変化する。瞬時t2においてマスタセク
ションが前段のフリップフロップのスレーブセクション
のデータを受け取る。第１フリップフロップ回路118の
マスタセクションは入力端子126から“1"を受け取る。
同様にして瞬時t3〜t6においてデータはシフトレジスタ
内をシフトされる。瞬時t7において新しいデータをロー
ドするためにSTRTが瞬時t6とt7の間で高から低に変化す
る。このときフリップフロップ回路の全てのセクション
は“1"がロードされていることになる。このことは、ロ
ーディング手段は単に“0"をローディングし得るものと
すればよいため、フリップフロップ回路を簡単化するこ
とができる。瞬時t7においてローディングが再び起る
が、S5は同一のまゝであるため、このローディングが多
重信号を妨害することはない。次いで、以上の全サイク
ルが再び始まり、t8はt1に対応する。このマルチプレク
サは慣例のタイプのものに比べて大きな利点を提供す
る。第１に、データ入力端子のデータをサイクルの小部
分（t7からt8まで）の間だけ存在させるだけでよいた
め、メモリフィールドが次のサイクルのためのデータを
取り出すのに使用し得る時間が大きくなる。この特性は
特に高いクロック周波数の場合に重要である。更に、こ
のマルチプレクサ回信号STRTとCLKとの間の位相差に殆
んど不感応である。これらの信号に課される要件は、信
号STRTを瞬時t6後に低レベルにすると共に瞬時t9前に高
いレベルにし、瞬時t7及びt8間の十分な時間中低レベル
にしてフリップフロップのローディングを阻止し得るよ
うにするだけである。殆んどの場合、STRTとCLKとの間
の位相シフトはマルチプレクサ回路の動作に影響を与え
ない。これはこのマルチプレクサ回路の速度が殆んどデ
ータ入力の数により決まる利用の一つである。
する。本例では、各信号の第１状態及び第２状態は、 スタート信号（STRT）： 第１状態＝低（“0"） 第２状態＝高（“1"） クロック信号（CLK）： 第１状態＝高（“1"） 第２状態＝低（“0"） ロード信号（NORゲート124の出力）： 第１状態＝高（“1"） 第２状態＝低（“0"） であるものとする。瞬時t0においてスタート信号（STR
T）は低レベル、即ち“0"であり、クロック信号（CLK）
は高レベル、即ち“1"である。このとき第１フリップフ
ロップ回路118のマスタセクション128にはA1がロードさ
れ、第１〜第４フリップフロップのスレーブセクション
130にはそれぞれB1,C1,D1及びE1がロードされ（S1,S2,S
3,S4）、最終フリップフロップ回路122のスレーブセク
ションの内容（S5）はA0のまゝである。S5はマルチプレ
クサ回路の出力信号を供給する。瞬時t1において、CLK
が高から低に変化し、これはマスタセクションがそのデ
ータを同じフリップフロップ回路のスレーブセクション
に転送することを意味する。瞬時t2において新しくロー
ディングが起らないようにするためにSTRTが瞬時t1とt2
の間で低から高に変化する。瞬時t2においてマスタセク
ションが前段のフリップフロップのスレーブセクション
のデータを受け取る。第１フリップフロップ回路118の
マスタセクションは入力端子126から“1"を受け取る。
同様にして瞬時t3〜t6においてデータはシフトレジスタ
内をシフトされる。瞬時t7において新しいデータをロー
ドするためにSTRTが瞬時t6とt7の間で高から低に変化す
る。このときフリップフロップ回路の全てのセクション
は“1"がロードされていることになる。このことは、ロ
ーディング手段は単に“0"をローディングし得るものと
すればよいため、フリップフロップ回路を簡単化するこ
とができる。瞬時t7においてローディングが再び起る
が、S5は同一のまゝであるため、このローディングが多
重信号を妨害することはない。次いで、以上の全サイク
ルが再び始まり、t8はt1に対応する。このマルチプレク
サは慣例のタイプのものに比べて大きな利点を提供す
る。第１に、データ入力端子のデータをサイクルの小部
分（t7からt8まで）の間だけ存在させるだけでよいた
め、メモリフィールドが次のサイクルのためのデータを
取り出すのに使用し得る時間が大きくなる。この特性は
特に高いクロック周波数の場合に重要である。更に、こ
のマルチプレクサ回信号STRTとCLKとの間の位相差に殆
んど不感応である。これらの信号に課される要件は、信
号STRTを瞬時t6後に低レベルにすると共に瞬時t9前に高
いレベルにし、瞬時t7及びt8間の十分な時間中低レベル
にしてフリップフロップのローディングを阻止し得るよ
うにするだけである。殆んどの場合、STRTとCLKとの間
の位相シフトはマルチプレクサ回路の動作に影響を与え
ない。これはこのマルチプレクサ回路の速度が殆んどデ
ータ入力の数により決まる利用の一つである。
第４図は本発明マルチプレクサ回路に用いるフリップフ
ロップ回路の一実施例を示す。このフリップフロップは
マスタセクションMDとスレーブセクションSDを具える。
セクションMDは２個の入力端子MI及び▲▼と、１個
のロード入力端子MLDと、２個の出力端子MU及び▲
▼を有する。セクションSDは２個の入力端子と、１個の
ロード入力端子SLDと、２個の出力端子SU及び▲▼
を有する。両セクションは第１及び第２電源端子VK1及
びVK2と、クロック入力端子CLKに接続される。マスタセ
クションは各々入力端子と出力端子と第１及び第２電源
入力端子VI1及びVI2を有する第１及び第２インバータ回
路I1及びI2を含む。両インバータ回路の第１及び第２電
源入力端子をそれぞれ第１及び第２電源端子VK1及びVK2
に接続する。インバータI1及びI2の出力端子をそれぞれ
出力端子▲▼及びMUに接続し、I1の入力端子をI2の
出力端子に、I2の入力端子をI1の出力端子にそれぞれ接
続する。
ロップ回路の一実施例を示す。このフリップフロップは
マスタセクションMDとスレーブセクションSDを具える。
セクションMDは２個の入力端子MI及び▲▼と、１個
のロード入力端子MLDと、２個の出力端子MU及び▲
▼を有する。セクションSDは２個の入力端子と、１個の
ロード入力端子SLDと、２個の出力端子SU及び▲▼
を有する。両セクションは第１及び第２電源端子VK1及
びVK2と、クロック入力端子CLKに接続される。マスタセ
クションは各々入力端子と出力端子と第１及び第２電源
入力端子VI1及びVI2を有する第１及び第２インバータ回
路I1及びI2を含む。両インバータ回路の第１及び第２電
源入力端子をそれぞれ第１及び第２電源端子VK1及びVK2
に接続する。インバータI1及びI2の出力端子をそれぞれ
出力端子▲▼及びMUに接続し、I1の入力端子をI2の
出力端子に、I2の入力端子をI1の出力端子にそれぞれ接
続する。
出力端子▲▼と第２電源端子VK2との間に第１及び
第２絶縁ゲート電界効果トランジスタ（IGFET）T1及びT
2のチャンネルを直列に接続して第１セット回路を構成
する。IGFET T2のゲートをクロック入力端子CLKに接続
する。出力端子MUと第２電源端子VK2との間に第３及び
第4IGFET T3及びT4のチャンネルを直列に接続して第２
セット回路を構成する。第5IGFET T5のチャンネルをIGF
ET T3のチャンネルと並列に接続する。IGFET T3のゲー
トを入力端子▲▼に接続し、IGFET T4のゲートをク
ロック入力端子CLKに接続し、IGFET T5のゲートをロー
ド入力端子MLDに接続する。スレーブセクションSDは第
３及び第４インバータ回路I3及びI4を含み、各インバー
タはその第１電源入力端子を経て第１電源端子VK1に接
続する。インバータI3の出力端子をインバータI4の入力
端子に、インバータI4の出力端子をインバータI3の入力
端子にそれぞれ接続する。セクションSDは第６及び第7I
GFET T6及びT7の並列接続を第３インバータI3の第２電
源入力端子と第２電源端子VK2との間に接続して成る第
３セット回路と、第８及び第9IGFET T8及びT9の並列接
続を第４インバータI4の第２電源入力端子と第２電源端
子VK2との間に接続して成る第４セット回路も具える。
第４セット回路はインバータI4の出力端子とその第２電
源入力端子との間に接続された第10IGFET T10も含む。I
GFET T7及びT8のゲートはクロック入力端子CLKに、IGFE
T T6のゲートは出力端子MUに、IGFET T9のゲートは出力
端子▲▼に、IGFET T10のゲートはロード入力端子S
LDにそれぞれ接続する。インバータI4の出力端子を出力
端子SUに、インバータI3の出力端子を出力端子▲▼
にそれぞれ接続する。入力端子MI及び▲▼がフリッ
プフロップ回路の入力端子を構成し、出力端子SU及び▲
▼がその出力端子を構成する。
第２絶縁ゲート電界効果トランジスタ（IGFET）T1及びT
2のチャンネルを直列に接続して第１セット回路を構成
する。IGFET T2のゲートをクロック入力端子CLKに接続
する。出力端子MUと第２電源端子VK2との間に第３及び
第4IGFET T3及びT4のチャンネルを直列に接続して第２
セット回路を構成する。第5IGFET T5のチャンネルをIGF
ET T3のチャンネルと並列に接続する。IGFET T3のゲー
トを入力端子▲▼に接続し、IGFET T4のゲートをク
ロック入力端子CLKに接続し、IGFET T5のゲートをロー
ド入力端子MLDに接続する。スレーブセクションSDは第
３及び第４インバータ回路I3及びI4を含み、各インバー
タはその第１電源入力端子を経て第１電源端子VK1に接
続する。インバータI3の出力端子をインバータI4の入力
端子に、インバータI4の出力端子をインバータI3の入力
端子にそれぞれ接続する。セクションSDは第６及び第7I
GFET T6及びT7の並列接続を第３インバータI3の第２電
源入力端子と第２電源端子VK2との間に接続して成る第
３セット回路と、第８及び第9IGFET T8及びT9の並列接
続を第４インバータI4の第２電源入力端子と第２電源端
子VK2との間に接続して成る第４セット回路も具える。
第４セット回路はインバータI4の出力端子とその第２電
源入力端子との間に接続された第10IGFET T10も含む。I
GFET T7及びT8のゲートはクロック入力端子CLKに、IGFE
T T6のゲートは出力端子MUに、IGFET T9のゲートは出力
端子▲▼に、IGFET T10のゲートはロード入力端子S
LDにそれぞれ接続する。インバータI4の出力端子を出力
端子SUに、インバータI3の出力端子を出力端子▲▼
にそれぞれ接続する。入力端子MI及び▲▼がフリッ
プフロップ回路の入力端子を構成し、出力端子SU及び▲
▼がその出力端子を構成する。
第１フリップフロップ回路（第２図の118）においてはI
GFET T3を、最終フリップフロップ回路（第２図の122）
においてはIGFET T10を省略することができる。
GFET T3を、最終フリップフロップ回路（第２図の122）
においてはIGFET T10を省略することができる。
このフリップフロップ回路の動作は次の通りである。ク
ロック信号が低レベルのとき、IGFET T2,T4,T7及びT8が
ターンオフする。この状態では入力MI,▲▼及びMLD
はマスタセクションの状態に何の影響も与えないが、マ
スタセクションがスレーブセクションの入力を制御する
ため、IGFET T6又はIGFET T9がターンオンし、関連する
インバータ回路I3又はI4の出力が低レベルになり、他方
のインバータ回路I4又はI3の出力が高レベルになる。ま
た、ロード入力SLDはスレーブセクションの状態に何の
影響も与えない。要するに、クロック信号が低レベルの
ときはスレーブセクションがマスタセクションの状態を
引き継ぐ動作が生ずる。
ロック信号が低レベルのとき、IGFET T2,T4,T7及びT8が
ターンオフする。この状態では入力MI,▲▼及びMLD
はマスタセクションの状態に何の影響も与えないが、マ
スタセクションがスレーブセクションの入力を制御する
ため、IGFET T6又はIGFET T9がターンオンし、関連する
インバータ回路I3又はI4の出力が低レベルになり、他方
のインバータ回路I4又はI3の出力が高レベルになる。ま
た、ロード入力SLDはスレーブセクションの状態に何の
影響も与えない。要するに、クロック信号が低レベルの
ときはスレーブセクションがマスタセクションの状態を
引き継ぐ動作が生ずる。
クロック信号が高レベルのときは、IGFET T2,T4,T7及び
T8がターンオンする。この状態ではマスタセクションは
スレーブセクションの状態に何の影響も与えない。ロー
ド入力SLDの高レベル信号はスレーブセクションを“0"
状態にせしめる（即ち出力SUを低、出力▲▼を高に
する）。入力MI,▲▼及びMLDがマスタセクションの
状態を決定する。即ち、入力MIが低で▲▼が高のと
きはマスタセクションは状態“0"（MUが低、▲▼が
高）になる。入力MIが高で▲▼が低のときはロード
入力MLDが低であればマスタセクションは状態“1"にな
る。しかし、この状態において入力MLDが高のときは▲
▼が（第１及び第2IGFETを経て）低になると共にMU
が（第５及び第4IGFETを経て）低になるためマスタセク
ションの状態は短時間の間不確定になる。この状態は第
２図に示す縦続回路では除去される。
T8がターンオンする。この状態ではマスタセクションは
スレーブセクションの状態に何の影響も与えない。ロー
ド入力SLDの高レベル信号はスレーブセクションを“0"
状態にせしめる（即ち出力SUを低、出力▲▼を高に
する）。入力MI,▲▼及びMLDがマスタセクションの
状態を決定する。即ち、入力MIが低で▲▼が高のと
きはマスタセクションは状態“0"（MUが低、▲▼が
高）になる。入力MIが高で▲▼が低のときはロード
入力MLDが低であればマスタセクションは状態“1"にな
る。しかし、この状態において入力MLDが高のときは▲
▼が（第１及び第2IGFETを経て）低になると共にMU
が（第５及び第4IGFETを経て）低になるためマスタセク
ションの状態は短時間の間不確定になる。この状態は第
２図に示す縦続回路では除去される。
第１フリップフロップ118内のインバータ回路138は入力
MLD及びMIが同時に高又は低になり得ないようにしてあ
る。MLDが高のときはマスタセクションは状態“0"にな
り、MLDが低のときは状態“1"になる。
MLD及びMIが同時に高又は低になり得ないようにしてあ
る。MLDが高のときはマスタセクションは状態“0"にな
り、MLDが低のときは状態“1"になる。
他のフリップフロップ回路120,122においてはMLDが前段
のフリップフロップ回路のロード入力端子SLDに接続し
てある。MLDが高のとき、前段のフリップフロップ回路
のスレーブセクションが“0"になるために短時間後にMI
が低になるので、当該フリップフロップ回路のマスタセ
クションも“0"になることができる。要するに、クロッ
ク信号が高でMLDが低のときは当該マスタセクションが
前段のスレーブセクションの状態を引き継ぐ動作が生
じ、このとき第１フリップフロップ回路のマスタセクシ
ョンは状態“1"になる。
のフリップフロップ回路のロード入力端子SLDに接続し
てある。MLDが高のとき、前段のフリップフロップ回路
のスレーブセクションが“0"になるために短時間後にMI
が低になるので、当該フリップフロップ回路のマスタセ
クションも“0"になることができる。要するに、クロッ
ク信号が高でMLDが低のときは当該マスタセクションが
前段のスレーブセクションの状態を引き継ぐ動作が生
じ、このとき第１フリップフロップ回路のマスタセクシ
ョンは状態“1"になる。
クロック信号とMLDが高のときは、当該マスタセクショ
ンと前段のスレーブセクションが状態“0"になる。
ンと前段のスレーブセクションが状態“0"になる。
これらのスイッチング機能はフリップフロップ回路を本
発明のマルチプレクサ回路用に好適なものとする。
発明のマルチプレクサ回路用に好適なものとする。
第１図はマルチプレクサ回路を含む集積電子回路の一例
のブロック図、 第２図は本発明マルチプレクサ回路の一例のブロック
図、 第３図はその動作説明用タイムチャート、 第４図は本発明マルチプレクサ回路に使用するフリップ
フロップ回路の一実施例の回路図である。 10……ビデオメモリ、20……マルチプレクサ回路 22……スタート信号、24……クロック信号 26……データ出力端子、28……データ入力端子 102〜110……データ入力端子 112……データ出力端子、114……スタート入力端子 116……クロック入力端子 118,120,122……フリップフロップ回路 124……NORゲート、126……入力端子 128……マスタセクション 130……スレーブセクション 132,134……ロード入力端子 138……インバータ回路、MD……マスタセクション MS……スレーブセクション MI,▲▼……入力端子、MU,▲▼……出力端子 MLD……ロード入力端子、SLD……ロード入力端子 SU,▲▼……出力端子、CLK……クロック端子 VK1,VK2……第１及び第２電源端子 I1〜I4……インバータ回路 VI1,VI2……電源入力端子 T1〜T10……IGFET
のブロック図、 第２図は本発明マルチプレクサ回路の一例のブロック
図、 第３図はその動作説明用タイムチャート、 第４図は本発明マルチプレクサ回路に使用するフリップ
フロップ回路の一実施例の回路図である。 10……ビデオメモリ、20……マルチプレクサ回路 22……スタート信号、24……クロック信号 26……データ出力端子、28……データ入力端子 102〜110……データ入力端子 112……データ出力端子、114……スタート入力端子 116……クロック入力端子 118,120,122……フリップフロップ回路 124……NORゲート、126……入力端子 128……マスタセクション 130……スレーブセクション 132,134……ロード入力端子 138……インバータ回路、MD……マスタセクション MS……スレーブセクション MI,▲▼……入力端子、MU,▲▼……出力端子 MLD……ロード入力端子、SLD……ロード入力端子 SU,▲▼……出力端子、CLK……クロック端子 VK1,VK2……第１及び第２電源端子 I1〜I4……インバータ回路 VI1,VI2……電源入力端子 T1〜T10……IGFET
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アドリアヌス・テウニス・ファン・ツァン テン オランダ国5621 ベーアー アインドーフ ェンフルーネヴァウツウェッハ１ (56)参考文献 特開 昭52−18142（ＪＰ，Ａ) 特公 昭52−32819（ＪＰ，Ｂ２)
Claims (7)
- 【請求項１】Ｎ（Ｎ＞１）個のデータ入力端子と、多重
化された信号を出力する１個のデータ出力端子と、クロ
ック信号を受信するクロック入力端子と、スタート信号
を受信するスタート入力端子とを具え、Ｎ個のデータ入
力端子のデータを２進スタート信号の第１状態の発生後
にクロック信号の制御の下でデータ出力端子に順次に出
力させる集積化電子マルチプレクサ回路において、当該
マルチプレクサ回路は各々マスタセクションとスレーブ
セクションを有するＮ個のフリップフロップ回路の縦続
接続を含むシフトレジスタを具え、スタート信号の第１
状態とクロック信号の第１状態の受信時に、第ｎ（１
ｎＮ）フリップフロップ回路のマスタセクションが第
ｎデータ入力端子のデータに対応する２進状態になると
共に第Ｎフリップフロップ回路のスレーブセクションを
除く第ｎフリップフロップ回路のスレーブセクションが
第（ｎ＋１）データ入力端子のデータに対応する２進状
態になり、第Ｎフリップフロップ回路のスレーブセクシ
ョンの状態は同一のまゝに維持されるように構成し、こ
のスレーブセクションの出力端子をデータ出力端子に接
続してあることを特徴とする集積電子マルチプレクサ回
路。 - 【請求項２】特許請求の範囲第１項に記載の集積電子マ
ルチプレクサ回路において、第１フリップフロップ回路
のマスタセクションはスタート信号の第２状態とクロッ
ク信号の第１状態の受信時に第１の２進状態になるよう
にしてあることを特徴とする集積電子マルチプレクサ回
路。 - 【請求項３】特許請求の範囲第１又は第２項に記載の集
積電子マルチプレクサ回路において、スタート信号は全
てのフリップフロップ回路が関連するデータ入力端子の
データに対応する状態になった後に第２状態になり、ク
ロック信号のＮ−１個の順次の第１状態の間第２状態に
維持されるようにしてあることを特徴とする集積電子マ
ルチプレクサ回路。 - 【請求項４】特許請求の範囲第1,第２又は第３項に記載
の集積電子マルチプレクサ回路において、Ｎ個のフリッ
プフロップ回路のマスタセクションとスレーブセクショ
ンは同一のクロック信号を受信することを特徴とする集
積電子マルチプレクサ回路。 - 【請求項５】特許請求の範囲第３又は第４項に記載の集
積電子マルチプレクサ回路において、第Ｎフリップフロ
ップ回路のスレーブセクションを除く他の全てのマスタ
及びスレーブセクションはロード信号を受信するロード
入力端子を含み、第ｍ（１＜ｍ＜Ｎ）フリップフロップ
回路のスレーブセクションと第（ｍ＋１）フリップフロ
ップ回路のマスタセクションのロード入力端子は同一の
ロード信号を受信し、スタート信号が第１状態にあり且
つ第ｎデータ入力端子のデータが第１状態にあることを
示す第ｎロード信号の第１状態が第ｎフリップフロップ
回路のマスタセクションを第１の２進状態から第２の２
進状態に切り換えるようにしてあることを特徴とする集
積電子マルチプレクサ回路。 - 【請求項６】特許請求の範囲第５項に記載の集積電子マ
ルチプレクサ回路において、第ｎロード信号はスタート
信号と第ｎデータ入力端子のデータを受信する第ｎ−NO
Rゲートにより発生されるようにしてあることを特徴と
する集積電子マルチプレクサ回路。 - 【請求項７】特許請求の範囲第５又は第６項に記載の集
積電子マルチプレクサ回路において、少くとも１個のフ
リップフロップ回路は、各々第１及び第２電源入力端子
と入力端子及び出力端子を有する第1,第2,第３及び第４
インバータ回路を含み、各インバータ回路の第１電源入
力端子は第１電源端子に接続し、マスタセクションにお
いては第１インバータ回路の入力端子を第２インバータ
回路の出力端子に、第２インバータ回路の入力端子を第
１インバータ回路の出力端子にそれぞれ接続し、第１及
び第２インバータ回路の第２電源入力端子を第２電源端
子に接続し、第１インバータ回路の出力端子と第２電源
端子との間に第１及び第２絶縁ゲート電界効果トランジ
スタ（IGFET）の直列接続を、第２インバータ回路の出
力端子と第２電源端子との間に第３及び第4IGFETの直列
接続をそれぞれ接続し、第２及び第4IGFETのゲートにク
ロック信号を受信させると共に第１及び第3IGFETのゲー
トをフリップフロップ回路の入力端子とし、更に第5IGF
ETを第3IGFETと並列に接続し、第5IGFETのゲートをマス
タセクションのロード入力端子としてあり、且つスレー
ブセクションにおいては第３インバータ回路の出力端子
を第４インバータ回路の入力端子に、第４インバータ回
路の出力端子を第３インバータ回路の入力端子にそれぞ
れ接続し、第３インバータ回路の第２電源入力端子と第
２電源端子との間に第６及び第7IGFETの並列接続を、第
４インバータ回路の第２電源入力端子と第２電源端子と
の間に第８及び第9IGFETの並列接続をそれぞれ接続し、
第７及び第8IGFETのゲートにクロック信号を受信させる
と共に第６及び第9IGFETのゲートをそれぞれ第２及び第
１インバータ回路の出力端子に接続し、更に第10IGFET
を第４インバータ回路の出力端子と第２電源入力端子と
の間に接続し、そのゲートをスレーブセクションのロー
ド入力端子としてあることを特徴とする集積電子マルチ
プレクサ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8501256A NL8501256A (nl) | 1985-05-03 | 1985-05-03 | Geintegreerde electronische multiplex-schakeling en geintegreerde electronische schakeling met een dergelijke multiplex-schakeling. |
| NL8501256 | 1985-05-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61258525A JPS61258525A (ja) | 1986-11-15 |
| JPH0783274B2 true JPH0783274B2 (ja) | 1995-09-06 |
Family
ID=19845922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61101205A Expired - Lifetime JPH0783274B2 (ja) | 1985-05-03 | 1986-05-02 | 集積電子マルチプレクサ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4817090A (ja) |
| EP (1) | EP0201128B1 (ja) |
| JP (1) | JPH0783274B2 (ja) |
| KR (1) | KR940009333B1 (ja) |
| CA (1) | CA1255824A (ja) |
| DE (1) | DE3678607D1 (ja) |
| NL (1) | NL8501256A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8814584D0 (en) * | 1988-06-20 | 1988-07-27 | Plessey Telecomm | Pcm communication system |
| JPH0771055B2 (ja) * | 1990-08-20 | 1995-07-31 | 株式会社東芝 | 高速度信号多重化装置 |
| CA2108725C (en) * | 1992-11-23 | 1999-05-04 | John J. Muramatsu | Expansible high speed digital multiplexer |
| KR20210009250A (ko) | 2019-07-16 | 2021-01-26 | 정환도 | 육수에 담궈진 식재료의 부유를 방지하는 구조를 갖는 조리 용기 |
| FR3137486A1 (fr) * | 2022-06-30 | 2024-01-05 | Aledia | Puce électronique à plusieurs fonctions |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3751679A (en) * | 1971-03-04 | 1973-08-07 | Honeywell Inc | Fail-safe monitoring apparatus |
| US3917961A (en) * | 1974-06-03 | 1975-11-04 | Motorola Inc | Current switch emitter follower master-slave flip-flop |
| DE2543023C3 (de) * | 1975-09-26 | 1981-07-09 | Siemens AG, 1000 Berlin und 8000 München | Speicheranordnung mit Bausteinen aus Ladungsverschiebespeichern |
| US4390987A (en) * | 1981-07-14 | 1983-06-28 | Rockwell International Corporation | Multiple input master/slave flip flop apparatus |
| US4506165A (en) * | 1982-06-30 | 1985-03-19 | At&T Bell Laboratories | Noise rejection Set-Reset Flip-Flop circuitry |
| DE3276516D1 (en) * | 1982-12-28 | 1987-07-09 | Ibm | Method and device for transmitting information bits from one microchip to another |
| US4593390A (en) * | 1984-08-09 | 1986-06-03 | Honeywell, Inc. | Pipeline multiplexer |
| US4648105A (en) * | 1985-06-06 | 1987-03-03 | Motorola, Inc. | Register circuit for transmitting and receiving serial data |
-
1985
- 1985-05-03 NL NL8501256A patent/NL8501256A/nl not_active Application Discontinuation
-
1986
- 1986-04-25 US US06/855,577 patent/US4817090A/en not_active Expired - Fee Related
- 1986-04-29 EP EP86200729A patent/EP0201128B1/en not_active Expired - Lifetime
- 1986-04-29 DE DE8686200729T patent/DE3678607D1/de not_active Expired - Lifetime
- 1986-04-30 CA CA000508011A patent/CA1255824A/en not_active Expired
- 1986-05-01 KR KR1019860003415A patent/KR940009333B1/ko not_active IP Right Cessation
- 1986-05-02 JP JP61101205A patent/JPH0783274B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61258525A (ja) | 1986-11-15 |
| NL8501256A (nl) | 1986-12-01 |
| CA1255824A (en) | 1989-06-13 |
| DE3678607D1 (de) | 1991-05-16 |
| KR860009419A (ko) | 1986-12-22 |
| US4817090A (en) | 1989-03-28 |
| EP0201128B1 (en) | 1991-04-10 |
| KR940009333B1 (ko) | 1994-10-06 |
| EP0201128A1 (en) | 1986-11-12 |
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