JPH03201717A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フリップフロップ回路に関し、信頼性の向
上を図るようにしたものである。

〔従来の技術〕

第３図はＮＪｅｓｔｅ、　Ｋ、Ｅｓｈｒａｇｈｌａｎ著
の「Ｐｒ１ｎｃｉｐｌｅｓ　ｏｒ　ＣＭＯ９ＶＬＳＩ　
ＤｅｓＩｇｎＪ　ｐ、２１５のＦｌｇ、５．５０゜に記
載されているフリップフロップ回路の結線図であり、一
般に、フリップフロップ回路は、ある状態を一時保持す
る一時記憶回路（ラッチ）が複数個接続されて槽底され
ており、データの保持や転送に用いられる。

第３図はラッチを２個接続したマスタスレーブ型のブリ
ップフロップ回路であり、同図に示すように、入力側子
１から入力されるデータが、第１のスイッチ手段として
の第１トランスミツシヨンゲートＴＧＩを介して第１イ
ンバータ２ａに入力され、第１インバータ２ａの出力が
第２インバータ３ａ及び第２のスイッチ手段としての第
２トランスミツシヨンゲー）　１’　Ｇ　２を介して第
１インバータ２ａにフィードバックされている。

このとき、両トランスミッションゲートＴＧＩＴＧ２に
はクロック信号φ、φが相補的に与えられ、両トランス
ミッションゲー）ＴＧＩ、ＴＧ２が相補的に導通、遮断
する。

さらに、第３図に示すように、第１インバータ２ａの出
力データが第１トランスミツシヨンゲートＴＧＩと同様
の第３トランスミツシヨンゲートＴＧ３を介して第１イ
ンバータ２ａと同様の第３インバータ２ｂに入力され、
第３インバータ２ｂの出力が第２インバータ３ａと同様
の第４インバータ３ｂ及び第２トランスミツシヨンゲー
トＴＧ２と同様の第４トランスミツシヨンゲートＴＧ４
を介して第３インバータ２ｂにフィードバックされると
ともに、出力端子４に出力される。

ただし、第３図において、第１インバータ２ａの出力側
をノードＸ５第３インバータ２ｂの出力側をノードＹと
している。

このとき、第３．第４トランスミツシヨンゲートＴＧ３
．ＴＧ４にはクロック信号φ、φが相補的に与えられ、
両トランスミッションゲートＴＧ３、ＴＧ４が相補的に
導通、遮断し、しかも第１゜第３トランスミツシヨンゲ
ートＴＧＩ、ＴＧ３が相補的に導通、遮断するようにな
っており、結果的に第２．第４トランスミツシヨンゲー
トＴＧ２゜ＴＧ４も相補的に導通、遮断する。

つぎに、第３図のフリップフロップ回路の動作について
説明する。

いま、第４図に示すように、クロック信号φ。

φに位相ずれがなく、理想的なりロック信号φ。

φが各トランスミッションゲートＴＧＩ〜ＴＧ４に与え
られている場合、クロック信号φがハイレベル（以下Ｈ
という）、クロック信号φがローレベル（以下りという
）の場合（期間の）、トランスミッションゲートＴＧＩ
、ＴＧ４が導通し、トランスミッションゲートＴＧ２．
ＴＧ３が遮断するためノードＸ、Ｙにおけるデータは第
４図のようになり、ノードＸではＤｌ、ノードＹではト
ランスミッションゲートＴＧ３が遮断しているためデー
タがまだ到達していない。

つぎに、クロック信号φがＬ１クロック信号φがＨの場
合（期間■）、トランスミッションゲー）ＴＧＩ、ＴＧ
４が遮断し、トランスミッションゲートＴＧ２．ＴＧ３
は導通するため、ノードＸではＤｌ、ノードＹではトラ
ンスミッションゲートＴＧ３の導通によりデータＤ１と
なり、次の期間■でデータＤ２が入力されると、同様の
動作を繰り返してノードＸではＤ２、ノードＹはＤｌと
なり、更に次の期間■でノードＹはＤ２となる。

このように、フリップフロップ回路は理想的なりロック
信号が与えられると、クロック信号の周期に合わせて一
時データを保持し、次に周期で転送する動作を繰り返し
実行し、これによりデータ列の１クロックサイクル期間
の遅延を実現する。

しかし、何らかの原因で理想的なりロック信号が得られ
ない場合、第５図に示すように、クロック信号φが遅延
を生じると、第５図中の矢印の期間■において全てのト
ランスミッションゲートＴＧ１〜ＴＧ４が導通状態とな
り、データは保持されないため、第４図とは異なり、ク
ロック信号φがＨ１φがＬの場合（期間■）に始めてデ
ータＤ１が初段のラッチに保持され、ノードＸがＤｌと
なる。

しかし、期間■に続く期間■で再び全トランスミッショ
ンゲートＴＧＩ〜ＴＧ４が導通するため、入力されたデ
ータＤ２とＤｌとが衝突することになり、不確定期間が
生じ、このため２段目のラッチでは常に不確定期間の状
態が生じることになり、本来のフリップフロップ回路の
動作が得られない。

〔発明が解決しようとする課題〕 従来のフリップフロップ回路では、クロック源からの配
線の長さの差による遅延差などにより、両クロック信号
φ、φの間に位相ずれが生じ、この位相ずれをなくすこ
とは現実的に不可能であるため、前述したように、クロ
ック信号の周期に合わせて一時データを保持し、次の周
期で転送する動作を繰り返し、データ列の１クロックサ
イクル期間の遅延を実現するという、本来的なフリップ
フロップ回路の動作が得られないという問題点があった
。

この発明は上記のような問題点を解消するためになされ
たもので、確実なデータ保持を行えるようにすることを
目的とする。

〔課題を解決するための手段〕

この発明に係るフリップフロップ回路は、データが入力
される入力側子と、前記入力側子を介して入力されるデ
ータを増幅する第１の増幅手段と、前記第１の増幅手段
の出力側に設けられ第１の制御信号で制御される第１の
スイッチ手段と、前記第１のスイッチ手段を介して入力
されるデータを増幅する第２の増幅手段と、入力側が前
記第２の増幅手段の出力側に接続され前記第１の増幅手
段に対して２以上のゲイン定数比を有する第３の増幅手
段と、前記第３の増幅手段の出力側と前記第２の増幅手
段の入力側との間に設けられ第２の制御信号により前記
第１のスイッチ手段と相補的に制御される第２のスイッ
チ手段とを備えたことを特徴としている。

〔作用〕

この発明においては、フィードバック用の第３の増幅手
段のゲイン定数比を第１の増幅手段に対して２以上にし
たため、第１の増幅手段を介した第２の増幅手段への入
力データと、第３の増幅手段を介して第２の増幅手段へ
フィードバックされるデータとが衝突しても、フィード
バックされるデータが優先され、従来のような不確定期
間の発生が防止される。

〔実施例〕

第１図はこの発明のブリップフロップ回路の一実施例の
結線図である。

第１図において、第３図と相違するのは、入力側子１と
第１トランスミツシヨンゲートＴＧ１との間にｊｌｌｌ
の増幅手段としての第５インバータ５ａを設け、第２イ
ンバータ３ａに代えて、第５インバータ５ａに対して２
以上のゲイン定数比を有する第３の増幅手段としての第
６インバータ６ａを設け、更に第２の増幅手段となる第
１インバータ２ａと第３トランスミツシヨンゲートとの
間に第５インバータ５ａと同様の第１インバータ２ａを
設け、第４インバータ３ｂに代えて第６インバータ６ａ
と同様の第８インバータ６ｂを設けたことである。

つぎに動作について説明する。

いま、理想的なりロック信号が与えられた場合は、第３
図の場合と同様の動作であるため、クロック信号φ、φ
に位相ずれを生じた場合の動作について説明する。

第２図に示すように、期間■では全トランスミッション
ゲートＴＧ１〜ＴＧ４が導通状態にあり、クロック信号
φがＨ１クロック信号φがＬで、トランスミッションゲ
ートＴＧ２．ＴＧ３が遮断状態にある期間■に始めてデ
ータＤ１が初段のラッチに保持され、ノードＸがＤｌと
なる。

つぎに、期間［有］に続く期間■では再び全トランスミ
ッションゲートＴＧＩ〜ＴＧ４が導通するため、入力さ
れたデータＤ２と第６インバータ６ａによりフィードバ
ックされるデータＤ１とが衝突するが、第５インバータ
５ａに対する第６インバータ６ａのゲイン定数比が２以
上であるため、フィードバックされたデータＤ１が優先
されて２段目のラッチに出力される。

また、２段目のラッチでは、同様に示すインバータ５ｂ
に対する第８インバータ６ｂのゲイン定数比が２以上で
あるため、保持されていた以前のデータが優先され、第
２図に示すように、期間■でトランスミッションゲート
ＴＧ１．ＴＧ４が遮断状態となって始めて、データＤ１
が２段目のラッチの第２インバータ２ｂに入力され、期
間Ｃに続く期間■では、期間■と同じように動作するの
で、ノードＸ、ＹともＤｌのままとなる。

そして、以後同様の動作を繰り返し、全トランスミッシ
ョンゲートＴＧ１〜ＴＧ４が導通状態では、前に保持し
ていたデータを優先して転送し、その後新しいデータを
保持する動作を繰り返し実行する。

〔発明の効果〕

以上のように、この発明によれば、フィードバック用の
第３の増幅手段のゲイン定数比を第１の増幅手段に対し
て２以上にしたため、第１の増幅手段を介した第２の増
幅手段への入力データと、第３の増幅手段を介して第２
の増幅手段ヘフィードパツクされるデータとが衝突して
も、フィードバックされるデータを優先させることがで
き、従来のような不確定期間の発生を防止することがで
き、確実なデータ保持が可能となり、信頼性の高いフリ
ップフロップ回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明のフリップフロップ回路の一実施例の
結線図、第２図は第１図の動作説明用タイミングチャー
ト、第３図は従来のフリップフロップ回路の結線図、第
４図及び第５図はそれぞれ第３図の動作説明用タイミン
グチャートである。 図において、１は入力側子、２ａ、２ｂは第１゜第３イ
ンバータ、４は出力端子、５ａ、５ｂ、６ａ＋６ｂは第
５〜第８インバータ、ＴＧ１〜ＴＧ４は第１〜第４トラ
ンスミツシヨンゲートである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）データが入力される入力端子と、 前記入力端子を介して入力されるデータを増幅する第１
   の増幅手段と、 前記第１の増幅手段の出力側に設けられ第１の制御信号
   で制御される第１のスイッチ手段と、前記第１のスイッ
   チ手段を介して入力されるデータを増幅する第２の増幅
   手段と、 入力側が前記第２の増幅手段の出力側に接続され前記第
   １の増幅手段に対して２以上のゲイン定数比を有する第
   ３の増幅手段と、 前記第３の増幅手段の出力側と前記第２の増幅手段の入
   力側との間に設けられ第２の制御信号により前記第１の
   スイッチ手段と相補的に制御される第２のスイッチ手段
   と を備えたことを特徴とするフリップフロップ回路。