JPH11111846A - 配置配線方法 - Google Patents
配置配線方法Info
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- JPH11111846A JPH11111846A JP9265740A JP26574097A JPH11111846A JP H11111846 A JPH11111846 A JP H11111846A JP 9265740 A JP9265740 A JP 9265740A JP 26574097 A JP26574097 A JP 26574097A JP H11111846 A JPH11111846 A JP H11111846A
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- flop
- hold time
- circuit
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Abstract
(57)【要約】
【課題】チップ面積の増大を抑えたまま、クロックスキ
ューによる誤動作の防止が図られた配置配線方法を提供
する。 【解決手段】回路領域のうちの中央領域に、トランスフ
ァゲート１１，１２およびインバータ１３，１４からな
るマスタラッチ１０と、トランスファゲート２１，２２
およびインバータ２３，２４からなるスレーブラッチ２
０と、インバータ３１，３２からなるクロック回路３０
とを備えたフリップフロップ１００を配置し、周辺領域
にそのフリップフロップ１００の前段に遅延素子４０を
備えたフリップフロップ２００を配置する。
ューによる誤動作の防止が図られた配置配線方法を提供
する。 【解決手段】回路領域のうちの中央領域に、トランスフ
ァゲート１１，１２およびインバータ１３，１４からな
るマスタラッチ１０と、トランスファゲート２１，２２
およびインバータ２３，２４からなるスレーブラッチ２
０と、インバータ３１，３２からなるクロック回路３０
とを備えたフリップフロップ１００を配置し、周辺領域
にそのフリップフロップ１００の前段に遅延素子４０を
備えたフリップフロップ２００を配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置における配置配線方法に関する。
置における配置配線方法に関する。
【０００２】
【従来の技術】半導体集積回路装置のセルの配置および
配線のシミュレーションを行なう配置配線方法におい
て、多数のセルが配置配線される回路領域に、ラッチや
フリップフロップの順序回路セルを複数配置し、それら
複数の順序回路セルにクロック信号伝達用のラインを配
線することが行なわれている。
配線のシミュレーションを行なう配置配線方法におい
て、多数のセルが配置配線される回路領域に、ラッチや
フリップフロップの順序回路セルを複数配置し、それら
複数の順序回路セルにクロック信号伝達用のラインを配
線することが行なわれている。
【０００３】図５は、従来の配置配線方法により配置配
線された半導体集積回路装置の模式図である。図５に示
す半導体集積回路装置５００は、多数のセルが配置配線
される回路領域５１０と、外部との信号のやり取りを行
なうためのパッドが配置されるパッド領域５２０とを有
する。回路領域５１０のうちの周辺回路領域にはフリッ
プフロップ５１１，５１２，５１３，５１４が配置さ
れ、パッド領域５２０には、パッド５２１が配置されて
いる。このパッド５２１には、フリップフロップ５１
１，５１２，５１３，５１４を駆動するためのクロック
信号が入力される。このパッド５２１とフリップフロッ
プ５１１，５１２，５１３，５１４とは、複数のバッフ
ァ５１５が複数段ツリー状に挿入されてなるクロック信
号伝達用ライン５１６で配線されている。パッド５２１
に入力されたクロック信号は、クロック信号伝達用ライ
ン５１６を伝達してフリップフロップ５１１，５１２，
５１３，５１４に入力される。また、フリップフロップ
５１１，５１２，５１３，５１４にはデータ信号Ｄも入
力される。
線された半導体集積回路装置の模式図である。図５に示
す半導体集積回路装置５００は、多数のセルが配置配線
される回路領域５１０と、外部との信号のやり取りを行
なうためのパッドが配置されるパッド領域５２０とを有
する。回路領域５１０のうちの周辺回路領域にはフリッ
プフロップ５１１，５１２，５１３，５１４が配置さ
れ、パッド領域５２０には、パッド５２１が配置されて
いる。このパッド５２１には、フリップフロップ５１
１，５１２，５１３，５１４を駆動するためのクロック
信号が入力される。このパッド５２１とフリップフロッ
プ５１１，５１２，５１３，５１４とは、複数のバッフ
ァ５１５が複数段ツリー状に挿入されてなるクロック信
号伝達用ライン５１６で配線されている。パッド５２１
に入力されたクロック信号は、クロック信号伝達用ライ
ン５１６を伝達してフリップフロップ５１１，５１２，
５１３，５１４に入力される。また、フリップフロップ
５１１，５１２，５１３，５１４にはデータ信号Ｄも入
力される。
【０００４】図６は、図５に示すフリップフロップに入
力されるクロック信号およびデータ信号のタイミングチ
ャートである。フリップフロップ５１２には、図６に示
すようなクロック信号Ａが入力される。一方、フリップ
フロップ５１１は、パッド５２１側から見て、フリップ
フロップ５１２が配置された領域よりも遠方の領域に配
置されており、このためフリップフロップ５１１には、
クロック信号Ａと比較し、クロック信号伝達用ライン５
１６の、フリップフロップ５１２よりも遠方の領域に配
置された分だけ増加した抵抗成分や容量成分により時間
ｔ１（例えば３００ｐｓ〜５００ｐｓ）だけ遅延したク
ロック信号Ｂが入力される。このように、フリップフロ
ップ５１２，５１１に入力されるクロック信号Ａ，Ｂに
はタイミングのずれ（クロックスキュー）が発生する。
力されるクロック信号およびデータ信号のタイミングチ
ャートである。フリップフロップ５１２には、図６に示
すようなクロック信号Ａが入力される。一方、フリップ
フロップ５１１は、パッド５２１側から見て、フリップ
フロップ５１２が配置された領域よりも遠方の領域に配
置されており、このためフリップフロップ５１１には、
クロック信号Ａと比較し、クロック信号伝達用ライン５
１６の、フリップフロップ５１２よりも遠方の領域に配
置された分だけ増加した抵抗成分や容量成分により時間
ｔ１（例えば３００ｐｓ〜５００ｐｓ）だけ遅延したク
ロック信号Ｂが入力される。このように、フリップフロ
ップ５１２，５１１に入力されるクロック信号Ａ，Ｂに
はタイミングのずれ（クロックスキュー）が発生する。
【０００５】一方、データ信号Ｄは、クロック信号Ａが
立ち上がってから時間ｔ２経過後に変化する。この時間
ｔ２は、フリップフロップ５１２がデータ信号Ｄのデー
タを取り込むために必要な時間であるホールドタイム要
求値を十分満足する。この場合、フリップフロップ５１
２にはデータ信号Ｄのデータが正しく取り込まれる。一
方、フリップフロップ５１１に入力されるクロック信号
Ｂは、クロック信号Ａよりも時間ｔ１だけ遅れてそのフ
リップフロップ５１１に到達するため、データ信号Ｄ
は、クロック信号Ｂが立ち上がってから時間ｔ３（時間
ｔ２−時間ｔ１）経過後に変化する。この時間ｔ３が、
フリップフロップ５１１がデータ信号Ｄのデータを取り
込むために必要な時間であるホールドタイム要求値を十
分満足するものではない場合、ホールドタイムエラーが
発生しフリップフロップ５１１ではデータ信号Ｄのデー
タを正しく取り込むことができず、半導体集積回路装置
５００が誤動作するという問題が発生する。
立ち上がってから時間ｔ２経過後に変化する。この時間
ｔ２は、フリップフロップ５１２がデータ信号Ｄのデー
タを取り込むために必要な時間であるホールドタイム要
求値を十分満足する。この場合、フリップフロップ５１
２にはデータ信号Ｄのデータが正しく取り込まれる。一
方、フリップフロップ５１１に入力されるクロック信号
Ｂは、クロック信号Ａよりも時間ｔ１だけ遅れてそのフ
リップフロップ５１１に到達するため、データ信号Ｄ
は、クロック信号Ｂが立ち上がってから時間ｔ３（時間
ｔ２−時間ｔ１）経過後に変化する。この時間ｔ３が、
フリップフロップ５１１がデータ信号Ｄのデータを取り
込むために必要な時間であるホールドタイム要求値を十
分満足するものではない場合、ホールドタイムエラーが
発生しフリップフロップ５１１ではデータ信号Ｄのデー
タを正しく取り込むことができず、半導体集積回路装置
５００が誤動作するという問題が発生する。
【０００６】そこで、ホールドタイムエラーの発生が防
止された配置配線方法が提案されている。図７は、ホー
ルドタイムエラーの発生が防止された配置配線方法によ
り配置配線された遅延回路とフリップフロップを示す図
（ａ）、およびそのタイミングチャートを示す図（ｂ）
である。
止された配置配線方法が提案されている。図７は、ホー
ルドタイムエラーの発生が防止された配置配線方法によ
り配置配線された遅延回路とフリップフロップを示す図
（ａ）、およびそのタイミングチャートを示す図（ｂ）
である。
【０００７】図７（ａ）に示すフリップフロップ５１１
の前段に遅延回路７１が配置され、その遅延回路７１と
フリップフロップ５１１とが配線されている。遅延回路
７１は、入力されたデータ信号Ｄを所定時間だけ遅延し
て、図７（ｂ）に示すような、フリップフロップ５１１
のホールドタイム要求値を十分満足する時間ｔ４経過後
に変化するデータ信号ＤＤを生成してフリップフロップ
５１１に向けて出力する。このためデータ信号Ｄが、ク
ロック信号Ｂの立ち上がりから時間ｔ３経過後に変化し
ても、フリップフロップ５１１には、クロック信号Ｂの
立ち上がりから、そのフリップフロップ５１１のホール
ドタイム要求値を十分満たす時間ｔ４経過後に変化する
データ信号ＤＤが入力される。従って、フリップフロッ
プ５１１によるホールドタイムエラーの発生が防止され
る。このように、フリップフロップの前段に遅延回路を
配置配線することにより、半導体集積回路装置の、クロ
ック信号のタイミングのずれ（クロックスキュー）によ
る誤動作の発生が防止される。
の前段に遅延回路７１が配置され、その遅延回路７１と
フリップフロップ５１１とが配線されている。遅延回路
７１は、入力されたデータ信号Ｄを所定時間だけ遅延し
て、図７（ｂ）に示すような、フリップフロップ５１１
のホールドタイム要求値を十分満足する時間ｔ４経過後
に変化するデータ信号ＤＤを生成してフリップフロップ
５１１に向けて出力する。このためデータ信号Ｄが、ク
ロック信号Ｂの立ち上がりから時間ｔ３経過後に変化し
ても、フリップフロップ５１１には、クロック信号Ｂの
立ち上がりから、そのフリップフロップ５１１のホール
ドタイム要求値を十分満たす時間ｔ４経過後に変化する
データ信号ＤＤが入力される。従って、フリップフロッ
プ５１１によるホールドタイムエラーの発生が防止され
る。このように、フリップフロップの前段に遅延回路を
配置配線することにより、半導体集積回路装置の、クロ
ック信号のタイミングのずれ（クロックスキュー）によ
る誤動作の発生が防止される。
【０００８】
【発明が解決しようとする課題】しかし、フリップフロ
ップの前段に遅延回路を配置配線して、半導体集積回路
装置の、クロックスキューによる誤動作を防止する技術
では、あらかじめ配置配線されたフリップフロップの前
段に新たに遅延回路が挿入される。ここで、新たに遅延
回路を挿入するにあたり、フリップフロップ近傍の領域
に遅延回路を配置するスペースがない場合、その遅延回
路は離れた位置に配置されるため、遅延回路を配置する
ための配置領域に加え、その遅延回路とフリップフロッ
プとを配線するための配線領域が増大し、チップ面積が
増大する可能性がある。
ップの前段に遅延回路を配置配線して、半導体集積回路
装置の、クロックスキューによる誤動作を防止する技術
では、あらかじめ配置配線されたフリップフロップの前
段に新たに遅延回路が挿入される。ここで、新たに遅延
回路を挿入するにあたり、フリップフロップ近傍の領域
に遅延回路を配置するスペースがない場合、その遅延回
路は離れた位置に配置されるため、遅延回路を配置する
ための配置領域に加え、その遅延回路とフリップフロッ
プとを配線するための配線領域が増大し、チップ面積が
増大する可能性がある。
【０００９】本発明は、上記事情に鑑み、チップ面積の
増大を抑えたまま、クロックスキューによる誤動作の防
止が図られた配置配線方法を提供することを目的とす
る。
増大を抑えたまま、クロックスキューによる誤動作の防
止が図られた配置配線方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明の第１の配置配線方法は、セルの配置および配線のシ
ミュレーションを行なう配置配線方法において、論理的
な機能が同一であってホールドタイム要求値が異なる複
数の順序回路セルのライブラリを用意しておき、配置配
線後の順序回路セルを、その順序回路セルに到達するク
ロック信号の遅延時間に応じたホールドタイム要求値の
順序回路セルに置き換えることを特徴とする。
明の第１の配置配線方法は、セルの配置および配線のシ
ミュレーションを行なう配置配線方法において、論理的
な機能が同一であってホールドタイム要求値が異なる複
数の順序回路セルのライブラリを用意しておき、配置配
線後の順序回路セルを、その順序回路セルに到達するク
ロック信号の遅延時間に応じたホールドタイム要求値の
順序回路セルに置き換えることを特徴とする。
【００１１】本発明の第１の配置配線方法は、複数の順
序回路セルそれぞれに到達するクロック信号のタイミン
グにずれ（クロックスキュー）が生じ、ある順序回路セ
ルへのクロック信号の到達時間が、その順序回路セルの
ホールドタイム要求値を満たさない時間にまで遅れた場
合であっても、その順序回路セルをホールドタイム要求
値の小さな順序回路セルに置き換えることにより、ホー
ルドタイムエラーの発生を防止することができる。ま
た、論理的な機能が同一であってホールドタイム要求値
が異なる順序回路セルに置き換えるものであるため、従
来技術における遅延回路に相当する回路部分が離れた位
置に配置されるような事態が生じることが防止され、チ
ップ面積の増大を抑えることができ、また配置配線の手
間が削減される。
序回路セルそれぞれに到達するクロック信号のタイミン
グにずれ（クロックスキュー）が生じ、ある順序回路セ
ルへのクロック信号の到達時間が、その順序回路セルの
ホールドタイム要求値を満たさない時間にまで遅れた場
合であっても、その順序回路セルをホールドタイム要求
値の小さな順序回路セルに置き換えることにより、ホー
ルドタイムエラーの発生を防止することができる。ま
た、論理的な機能が同一であってホールドタイム要求値
が異なる順序回路セルに置き換えるものであるため、従
来技術における遅延回路に相当する回路部分が離れた位
置に配置されるような事態が生じることが防止され、チ
ップ面積の増大を抑えることができ、また配置配線の手
間が削減される。
【００１２】また、上記目的を達成する本発明の第２の
配置配線方法は、セルの配置および配線のシミュレーシ
ョンを行なう配置配線方法において、論理的な機能が同
一であってホールドタイム要求値が異なる複数の順序回
路セルのライブラリを用意しておき、多数のセルが配置
配線された回路領域のうちの所定の中央領域について相
対的にホールドタイム要求値の大きな順序回路セルを配
置するとともに、その中央領域を囲う周辺領域について
相対的にホールドタイム要求値の小さな順序回路セルを
配置するステップを有することを特徴とする。
配置配線方法は、セルの配置および配線のシミュレーシ
ョンを行なう配置配線方法において、論理的な機能が同
一であってホールドタイム要求値が異なる複数の順序回
路セルのライブラリを用意しておき、多数のセルが配置
配線された回路領域のうちの所定の中央領域について相
対的にホールドタイム要求値の大きな順序回路セルを配
置するとともに、その中央領域を囲う周辺領域について
相対的にホールドタイム要求値の小さな順序回路セルを
配置するステップを有することを特徴とする。
【００１３】一般に、半導体集積回路装置のチップ上に
おいて、クロック信号の到達時間が遅くなる部分は、そ
のチップの周辺領域である場合が多く、この周辺領域に
配置配線された順序回路セルに、クロック信号の到達時
間の遅れに起因するホールドタイムエラーが発生し易
い。本発明の第２の配置配線方法は、この観点に着目し
てなされたものであり、多数のセルが配置配線された回
路領域のうちの所定の中央領域について相対的にホール
ドタイム要求値の大きな順序回路セルを配置するととも
に、周辺領域について相対的にホールドタイム要求値の
小さな順序回路セルを配置するステップを有するもので
あるため、周辺領域に配置された順序回路セルへのクロ
ック信号の到達時間が遅くなった場合であっても、その
周辺領域に配置された順序回路セルのホールドタイム要
求値は小さいため、ホールドタイムエラーの発生が防止
される。
おいて、クロック信号の到達時間が遅くなる部分は、そ
のチップの周辺領域である場合が多く、この周辺領域に
配置配線された順序回路セルに、クロック信号の到達時
間の遅れに起因するホールドタイムエラーが発生し易
い。本発明の第２の配置配線方法は、この観点に着目し
てなされたものであり、多数のセルが配置配線された回
路領域のうちの所定の中央領域について相対的にホール
ドタイム要求値の大きな順序回路セルを配置するととも
に、周辺領域について相対的にホールドタイム要求値の
小さな順序回路セルを配置するステップを有するもので
あるため、周辺領域に配置された順序回路セルへのクロ
ック信号の到達時間が遅くなった場合であっても、その
周辺領域に配置された順序回路セルのホールドタイム要
求値は小さいため、ホールドタイムエラーの発生が防止
される。
【００１４】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、後述する図３と比べ相対的にホール
ドタイム要求値の大きなフリップフロップを示す図、図
２は、図１に示すフリップフロップに入力されるクロッ
ク信号とデータ信号のタイミングチャートである。
説明する。図１は、後述する図３と比べ相対的にホール
ドタイム要求値の大きなフリップフロップを示す図、図
２は、図１に示すフリップフロップに入力されるクロッ
ク信号とデータ信号のタイミングチャートである。
【００１５】本実施形態の配置配線方法は、ホールドタ
イム要求値が異なる複数のフリップフロップのライブラ
リを用意しておき、多数のセルが配置配線された回路領
域のうちの中央領域について、図１に示すような相対的
にホールドタイム要求値の大きなフリップフロップ１０
０を配置するとともに、その中央領域を囲う周辺領域に
ついて、後述する図３に示すような相対的にホールドタ
イム要求値の小さなフリップフロップ２００を配置する
ステップを有する。
イム要求値が異なる複数のフリップフロップのライブラ
リを用意しておき、多数のセルが配置配線された回路領
域のうちの中央領域について、図１に示すような相対的
にホールドタイム要求値の大きなフリップフロップ１０
０を配置するとともに、その中央領域を囲う周辺領域に
ついて、後述する図３に示すような相対的にホールドタ
イム要求値の小さなフリップフロップ２００を配置する
ステップを有する。
【００１６】先ず、図１に示すフリップフロップ１００
の動作について説明する。フリップフロップ１００に
は、マスタラッチ１０を構成するトランスファゲート１
１，１２およびインバータ１３，１４と、スレーブラッ
チ２０を構成するトランスファゲート２１，２２および
インバータ２３，２４と、クロック回路３０を構成する
インバータ３１，３２とが備えられている。このような
フリップフロップ１００に、図２に示すクロック信号Ｃ
ＬＫとデータ信号Ｄが入力される。フリップフロップ１
００では、入力されたクロック信号ＣＬＫが‘Ｌ’レベ
ルにある期間は、その‘Ｌ’レベルがインバータ３１で
反転されそのインバータ３１から逆相クロック信号ＣＫ
＿として‘Ｈ’レベルが出力され、さらにその‘Ｈ’レ
ベルがインバータ３２で反転されそのインバータ３２か
ら正相クロック信号ＣＫとして‘Ｌ’レベルが出力され
る。これら‘Ｈ’レベルの逆相クロック信号ＣＫ＿，
‘Ｌ’レベルの正相クロック信号ＣＫが各トランスファ
ゲート１１，１２，２１，２２に入力される。このた
め、トランスファゲート１１，２２はオン状態、トラン
スファゲート１２，２１はオフ状態にある。従って、フ
リップフロップ１００に入力されたデータ信号Ｄは、マ
スタラッチ１０のトランスファゲート１１を経由してイ
ンバータ１４で反転され、スレーブラッチ２０に入力さ
れる。スレーブラッチ２０では、トランスファゲートゲ
ート２１，２２が、それぞれオフ状態，オン状態にある
ため、フリップフロップ１００に入力されているデータ
信号Ｄのいかんにかかわらず、スレーブラッチ２０に保
持されているデータが、フリップフロップ１００のデー
タ信号Ｑとして出力される。
の動作について説明する。フリップフロップ１００に
は、マスタラッチ１０を構成するトランスファゲート１
１，１２およびインバータ１３，１４と、スレーブラッ
チ２０を構成するトランスファゲート２１，２２および
インバータ２３，２４と、クロック回路３０を構成する
インバータ３１，３２とが備えられている。このような
フリップフロップ１００に、図２に示すクロック信号Ｃ
ＬＫとデータ信号Ｄが入力される。フリップフロップ１
００では、入力されたクロック信号ＣＬＫが‘Ｌ’レベ
ルにある期間は、その‘Ｌ’レベルがインバータ３１で
反転されそのインバータ３１から逆相クロック信号ＣＫ
＿として‘Ｈ’レベルが出力され、さらにその‘Ｈ’レ
ベルがインバータ３２で反転されそのインバータ３２か
ら正相クロック信号ＣＫとして‘Ｌ’レベルが出力され
る。これら‘Ｈ’レベルの逆相クロック信号ＣＫ＿，
‘Ｌ’レベルの正相クロック信号ＣＫが各トランスファ
ゲート１１，１２，２１，２２に入力される。このた
め、トランスファゲート１１，２２はオン状態、トラン
スファゲート１２，２１はオフ状態にある。従って、フ
リップフロップ１００に入力されたデータ信号Ｄは、マ
スタラッチ１０のトランスファゲート１１を経由してイ
ンバータ１４で反転され、スレーブラッチ２０に入力さ
れる。スレーブラッチ２０では、トランスファゲートゲ
ート２１，２２が、それぞれオフ状態，オン状態にある
ため、フリップフロップ１００に入力されているデータ
信号Ｄのいかんにかかわらず、スレーブラッチ２０に保
持されているデータが、フリップフロップ１００のデー
タ信号Ｑとして出力される。
【００１７】ここで、図２に示すようにクロック信号Ｃ
ＬＫが‘Ｌ’レベルから‘Ｈ’レベルに変化する。する
と、その変化した‘Ｈ’レベルがインバータ３１で反転
されそのインバータ３１から逆相クロック信号ＣＫ＿と
して‘Ｌ’レベルが出力され、さらにその‘Ｌ’レベル
がインバータ３２で反転されそのインバータ３２から正
相クロック信号ＣＫとして‘Ｈ’レベルが出力される。
これら‘Ｌ’レベルの逆相クロック信号ＣＫ＿，‘Ｈ’
レベルの正相クロック信号ＣＫが各トランスファゲート
１１，１２，２１，２２に入力される。このため、トラ
ンスファゲート１１，２２がオフ状態、トランスファゲ
ート１２，２１がオン状態に変化する。すると、マスタ
ラッチ１０に入力されているデータ信号Ｄのデータが、
そのマスタラッチ１０にラッチされる。マスタラッチ１
０にラッチされたデータのデータ信号Ｄは、スレーブラ
ッチ２０に入力される。ここで、スレーブラッチ２０の
トランスファゲート２１，２２はそれぞれ、オン状態、
オフ状態にあるため、スレーブラッチ２０に入力された
データ信号Ｄはトランスファゲート２１を経由してイン
バータ２４で反転されて出力データ信号Ｑとして出力さ
れる。即ち、フリップフロップ１００に入力されたデー
タ信号Ｄはクロック信号ＣＬＫの立ち上がりでそのフリ
ップフロップ１００から出力データ信号Ｑとして出力さ
れる。
ＬＫが‘Ｌ’レベルから‘Ｈ’レベルに変化する。する
と、その変化した‘Ｈ’レベルがインバータ３１で反転
されそのインバータ３１から逆相クロック信号ＣＫ＿と
して‘Ｌ’レベルが出力され、さらにその‘Ｌ’レベル
がインバータ３２で反転されそのインバータ３２から正
相クロック信号ＣＫとして‘Ｈ’レベルが出力される。
これら‘Ｌ’レベルの逆相クロック信号ＣＫ＿，‘Ｈ’
レベルの正相クロック信号ＣＫが各トランスファゲート
１１，１２，２１，２２に入力される。このため、トラ
ンスファゲート１１，２２がオフ状態、トランスファゲ
ート１２，２１がオン状態に変化する。すると、マスタ
ラッチ１０に入力されているデータ信号Ｄのデータが、
そのマスタラッチ１０にラッチされる。マスタラッチ１
０にラッチされたデータのデータ信号Ｄは、スレーブラ
ッチ２０に入力される。ここで、スレーブラッチ２０の
トランスファゲート２１，２２はそれぞれ、オン状態、
オフ状態にあるため、スレーブラッチ２０に入力された
データ信号Ｄはトランスファゲート２１を経由してイン
バータ２４で反転されて出力データ信号Ｑとして出力さ
れる。即ち、フリップフロップ１００に入力されたデー
タ信号Ｄはクロック信号ＣＬＫの立ち上がりでそのフリ
ップフロップ１００から出力データ信号Ｑとして出力さ
れる。
【００１８】フリップフロップ１００は、多数のセルが
配置配線された回路領域のうちの中央領域に配置される
ため、クロック信号ＣＬＫの、フリップフロップ１００
への到達時間の遅れは比較的小さく、従ってクロック信
号ＣＬＫの立ち上がりからデータ信号Ｄが変化するまで
の時間ｔは相対的に大きい。この時間ｔは、フリップフ
ロップ１００の、相対的に大きなホールドタイム要求値
を十分満足する時間であり、従ってフリップフロップ１
００のホールドタイムエラーの発生が防止される。
配置配線された回路領域のうちの中央領域に配置される
ため、クロック信号ＣＬＫの、フリップフロップ１００
への到達時間の遅れは比較的小さく、従ってクロック信
号ＣＬＫの立ち上がりからデータ信号Ｄが変化するまで
の時間ｔは相対的に大きい。この時間ｔは、フリップフ
ロップ１００の、相対的に大きなホールドタイム要求値
を十分満足する時間であり、従ってフリップフロップ１
００のホールドタイムエラーの発生が防止される。
【００１９】図３は、図１と比べ相対的にホールドタイ
ム要求値の小さなフリップフロップを示す図、図４は、
図３に示すフリップフロップにおけるタイミングチャー
トを示す図である。図３に示すフリップフロップ２００
には、図１に示すフリップフロップ１００の構成に加
え、そのフリップフロップ１００の入力側に遅延素子４
０が備えられている。この遅延素子４０は、フリップフ
ロップ２００に入力されたデータ信号Ｄを所定時間だけ
遅延して、データ信号ＤＤを生成する。生成されたデー
タ信号ＤＤは、マスタラッチ１０に入力される。
ム要求値の小さなフリップフロップを示す図、図４は、
図３に示すフリップフロップにおけるタイミングチャー
トを示す図である。図３に示すフリップフロップ２００
には、図１に示すフリップフロップ１００の構成に加
え、そのフリップフロップ１００の入力側に遅延素子４
０が備えられている。この遅延素子４０は、フリップフ
ロップ２００に入力されたデータ信号Ｄを所定時間だけ
遅延して、データ信号ＤＤを生成する。生成されたデー
タ信号ＤＤは、マスタラッチ１０に入力される。
【００２０】このフリップフロップ２００は、多数のセ
ルが配置配線された回路領域のうちの周辺領域に配置さ
れるため、クロック信号ＣＬＫの、フリップフロップ２
００への到達時間の遅れは比較的大きい。従って、クロ
ック信号ＣＬＫの立ち上がりからデータ信号Ｄが変化す
るまでの図４に示す時間ｔ１は、前述したフリップフロ
ップ１００のホールドタイム要求値を満たさない時間と
なる。しかし、遅延素子４０により、入力されたデータ
信号Ｄが所定時間だけ遅延されたデータ信号ＤＤが生成
され、このデータ信号ＤＤがフリップフロップ１００に
入力されるため、クロック信号ＣＬＫの立ち上がりから
データ信号ＤＤが変化するまでの時間ｔ２は、フリップ
フロップ１００のホールドタイム要求値を十分満たすこ
ととなる。即ち、フリップフロップ２００へのクロック
信号ＣＬＫの到達時間が遅れ、そのクロック信号ＣＬＫ
の立ち上がりからデータ信号Ｄが変化するまでの時間ｔ
１が小さくても、フリップフロップ２００はその小さな
時間ｔ１に見合った小さなホールドタイム要求値を有す
ることとなり、フリップフロップ２００によるホールド
タイムエラーの発生が防止される。また、あらかじめ遅
延素子４０が備えられたフリップフロップ２００を配置
するものであるため、従来の、配置配線されたフリップ
フロップの前段に遅延回路を新たに挿入する技術と比較
し、従来技術における遅延回路に相当する回路部分が離
れた位置に配置されるような事態が生じることが防止さ
れ、チップ面積の増大を抑えることができ、また配置配
線の手間が削減される。このように、本実施形態の配置
配線方法では、回路領域のうちの中央領域について相対
的にホールドタイム要求値の大きなフリップフロップ１
００を配置するとともに、周辺領域について相対的にホ
ールドタイム要求値の小さなフリップフロップ２００を
配置するものであるため、チップ面積の増大を抑えたま
ま、クロック信号Ａ，Ｂのタイミングのずれによる誤動
作を防止することができる。
ルが配置配線された回路領域のうちの周辺領域に配置さ
れるため、クロック信号ＣＬＫの、フリップフロップ２
００への到達時間の遅れは比較的大きい。従って、クロ
ック信号ＣＬＫの立ち上がりからデータ信号Ｄが変化す
るまでの図４に示す時間ｔ１は、前述したフリップフロ
ップ１００のホールドタイム要求値を満たさない時間と
なる。しかし、遅延素子４０により、入力されたデータ
信号Ｄが所定時間だけ遅延されたデータ信号ＤＤが生成
され、このデータ信号ＤＤがフリップフロップ１００に
入力されるため、クロック信号ＣＬＫの立ち上がりから
データ信号ＤＤが変化するまでの時間ｔ２は、フリップ
フロップ１００のホールドタイム要求値を十分満たすこ
ととなる。即ち、フリップフロップ２００へのクロック
信号ＣＬＫの到達時間が遅れ、そのクロック信号ＣＬＫ
の立ち上がりからデータ信号Ｄが変化するまでの時間ｔ
１が小さくても、フリップフロップ２００はその小さな
時間ｔ１に見合った小さなホールドタイム要求値を有す
ることとなり、フリップフロップ２００によるホールド
タイムエラーの発生が防止される。また、あらかじめ遅
延素子４０が備えられたフリップフロップ２００を配置
するものであるため、従来の、配置配線されたフリップ
フロップの前段に遅延回路を新たに挿入する技術と比較
し、従来技術における遅延回路に相当する回路部分が離
れた位置に配置されるような事態が生じることが防止さ
れ、チップ面積の増大を抑えることができ、また配置配
線の手間が削減される。このように、本実施形態の配置
配線方法では、回路領域のうちの中央領域について相対
的にホールドタイム要求値の大きなフリップフロップ１
００を配置するとともに、周辺領域について相対的にホ
ールドタイム要求値の小さなフリップフロップ２００を
配置するものであるため、チップ面積の増大を抑えたま
ま、クロック信号Ａ，Ｂのタイミングのずれによる誤動
作を防止することができる。
【００２１】尚、本実施形態の配置配線方法では、フリ
ップフロップで説明したが、ラッチであってもよい。ま
た、フリップフロップやラッチの順序回路セルに到達す
るクロック信号の遅延時間に応じたホールドタイム要求
値の順序回路セルに置き換える配置配線方法であっても
よい。
ップフロップで説明したが、ラッチであってもよい。ま
た、フリップフロップやラッチの順序回路セルに到達す
るクロック信号の遅延時間に応じたホールドタイム要求
値の順序回路セルに置き換える配置配線方法であっても
よい。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
チップ面積の増大を抑えたまま、クロックスキューによ
る誤動作を防止することができる。
チップ面積の増大を抑えたまま、クロックスキューによ
る誤動作を防止することができる。
【図１】図３と比べ相対的にホールドタイム要求値の大
きなフリップフロップを示す図である。
きなフリップフロップを示す図である。
【図２】図１に示すフリップフロップに入力されるクロ
ック信号とデータ信号のタイミングチャートである。
ック信号とデータ信号のタイミングチャートである。
【図３】図１と比べ相対的にホールドタイム要求値の小
さなフリップフロップを示す図である。
さなフリップフロップを示す図である。
【図４】図３に示すフリップフロップにおけるタイミン
グチャートを示す図である。
グチャートを示す図である。
【図５】従来の配置配線方法により配置配線された半導
体集積回路装置の模式図である。
体集積回路装置の模式図である。
【図６】図５に示すフリップフロップに入力されるクロ
ック信号およびデータ信号のタイミングチャートであ
る。
ック信号およびデータ信号のタイミングチャートであ
る。
【図７】従来の配置配線方法により配置配線された遅延
回路とフリップフロップ、およびそのタイミングチャー
トである。
回路とフリップフロップ、およびそのタイミングチャー
トである。
１０ マスタラッチ １１，１２，２１，２２ トランスファゲート １３，１４，２３，２４，３１，３２ インバータ ２０ スレーブラッチ ３０ クロック回路 ４０ 遅延素子 １００，２００ フリップフロップ
Claims (2)
- 【請求項１】 セルの配置および配線のシミュレーショ
ンを行なう配置配線方法において、 論理的な機能が同一であってホールドタイム要求値が異
なる複数の順序回路セルのライブラリを用意しておき、 配置配線後の順序回路セルを、該順序回路セルに到達す
るクロック信号の遅延時間に応じたホールドタイム要求
値の順序回路セルに置き換えることを特徴とする配置配
線方法。 - 【請求項２】 セルの配置および配線のシミュレーショ
ンを行なう配置配線方法において、 論理的な機能が同一であってホールドタイム要求値が異
なる複数の順序回路セルのライブラリを用意しておき、 多数のセルが配置配線された回路領域のうちの所定の中
央領域について相対的にホールドタイム要求値の大きな
順序回路セルを配置するとともに、該中央領域を囲う周
辺領域について相対的にホールドタイム要求値の小さな
順序回路セルを配置するステップを有することを特徴と
する配置配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265740A JPH11111846A (ja) | 1997-09-30 | 1997-09-30 | 配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265740A JPH11111846A (ja) | 1997-09-30 | 1997-09-30 | 配置配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111846A true JPH11111846A (ja) | 1999-04-23 |
Family
ID=17421345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9265740A Withdrawn JPH11111846A (ja) | 1997-09-30 | 1997-09-30 | 配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111846A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7730431B2 (en) | 2004-11-22 | 2010-06-01 | Elpida Memory, Inc. | Design method, design apparatus, and computer program for semiconductor integrated circuit |
-
1997
- 1997-09-30 JP JP9265740A patent/JPH11111846A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7730431B2 (en) | 2004-11-22 | 2010-06-01 | Elpida Memory, Inc. | Design method, design apparatus, and computer program for semiconductor integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |