JP3626343B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、ゲートアレイのリセット解除時におけるメタステーブル状態の回避に適用して有効な技術に関するものである。
【0002】
【従来の技術】
本発明者が検討したところによれば、ゲートアレイなどの半導体集積回路装置では、リセット端子が設けられており、このリセット端子に、Hi信号またはLo信号のリセット信号を一定期間入力することによって該半導体集積回路装置の初期状態の設定を行っている。
【0003】
また、リセット信号は、該半導体集積回路装置に供給されるシステムクロックなどのクロック信号と同期していない場合があり、たとえば、リセット信号の解除とクロック信号のLo信号からHi信号への遷移とが同時タイミングになってしまうとセットアップタイムおよびホールドタイムを違反してしまい、システムマクロセルなどの論理ブロックに設けられたフリップフロップがHi信号出力かLo信号出力か分からない状態、いわゆる、メタステーブル状態となり、半導体集積回路装置が誤動作する恐れがある。
【0004】
そのために、論理ブロックの前段には、リセット信号解除回路が設けられており、該論理ブロックがメタステーブル状態となることを防止している。このリセット信号解除回路は、複数のフリップフロップを直列接続したシフトレジスタによって構成されており、リセット信号が解除された際に初段のフリップフロップがメタステーブル状態になってもシフトレジスタ最終段のフリップフロップにリセット信号が解除された信号が伝搬するまでにメタステーブル状態が解消されるまでの時間を稼いでいる。
【0005】
なお、この種の半導体集積回路装置に用いられるフリップフロップについて詳しく述べてある例としては、平成3年12月25日、株式会社オーム社発行、半導体ハンドブック編集委員会(編)、「半導体ハンドブック」P642〜P648があり、この文献には、各種のフリップフロップの回路構成などが記載されている。
【0006】
【発明が解決しようとする課題】
ところが、上記のような半導体集積回路装置では、次のような問題点があることが本発明者により見い出された。
【0007】
すなわち、フリップフロップのメタステーブル状態が解除されるのに十分な時間を稼ぐためにフリップフロップが数個〜数十個接続する必要があり、これらフリップフロップによる消費電力が増大し、半導体集積回路装置それ自体の消費電力が大きくなるという問題がある。
【0008】
また、多数のフリップフロップを半導体チップ上に形成しなければならないので、半導体チップの小面積化が困難になるという問題がある。
【0009】
本発明の目的は、簡単な回路構成により、低消費電力でリセット解除時のメタステーブル状態を確実に防止することのできる半導体集積回路装置を提供することにある。
【0010】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0011】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0012】
すなわち、本発明の半導体集積回路装置は、リセット信号がアクティブから非アクティブに遷移した際に、クロック信号を所定の時間だけ遅延させた遅延クロック信号を生成する遅延部と、当該遅延部に生成された遅延クロック信号に同期した非アクティブの遅延リセット信号を生成し、リセットの必要なそれぞれの論理ブロックに出力する信号同期部とよりなるリセット信号解除手段を備えたものである。
【0013】
また、本発明の半導体集積回路装置は、前記遅延部が、リセット信号を反転して出力するインバータと、当該インバータから出力される信号とクロック信号との論理積演算を行う論理積回路と、当該論理積回路から出力された信号を遅延して遅延クロック信号を出力する遅延回路とよりなり、前記信号同期部が、遅延回路から出力された遅延クロック信号に同期した非アクティブの遅延リセット信号を出力するフリップフロップよりなるものである。
【0014】
さらに、本発明の半導体集積回路装置は、前記フリップフロップが、リセット付きエッジトリガ型よりなり、データ端子に電源電圧が供給され、リセット端子にリセット信号が入力され、クロック端子に前記遅延部から出力される遅延クロック信号が入力される構成よりなるものである。
【0015】
また、本発明の半導体集積回路装置は、前記フリップフロップが、リセットなしエッジトリガ型よりなり、データ端子にインバータから出力される信号が入力され、クロック端子に遅延部から出力される遅延クロック信号が入力される構成よりなるものである。
【0016】
以上のことにより、リセット信号解除手段によって、リセット信号がアクティブから非アクティブに遷移した際に、一定時間遅延した後に論理ブロックに入力しているリセット信号を解除するので、リセット信号がどのようなタイミングで非アクティブになっても論理ブロックに設けられたフリップフロップのメタステーブル状態を確実に防止することができる。
【0017】
また、リセット信号解除手段をインバータ、論理積回路、遅延回路ならびにフリップフロップからなる簡単な回路構成にできるので、消費電力を大幅に低減でき、かつチップレイアウトを小面積化することができるので、半導体集積回路装置それ自体を低消費電力化ならびに小型化することができる。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0019】
(実施の形態1)
図1は、本発明の実施の形態1によるゲートアレイに設けられたリセット信号解除回路の回路図、図2は、本発明の実施の形態1によるリセット信号解除回路の信号タイミングチャートである。
【0020】
本実施の形態1において、ゲートアレイ(半導体集積回路装置)には、リセット信号解除回路(リセット信号解除手段)1が設けられている。このリセット信号解除回路1は、リセット解除時、すなわち、非アクティブのリセット信号時にゲートアレイに設けられたマクロセルなどのそれぞれの論理ブロックLBがメタステーブル状態となるのを防止する。
【0021】
リセット解除回路1には、インバータ2が設けられており、このインバータ2の入力部には、外部入力されるリセット信号RTが入力される。また、入力されるリセット信号RTは、Hi信号時にリセットとなる、いわゆる、アクティブHiであり、Lo信号の場合には非アクティブとなる。
【0022】
このリセット信号RTは、クロック信号CLKに非同期となっており、ゲートアレイに設けられた各々の論理ブロックLBは、Lo信号においてリセットとなるアクティブLoとなっている。
【0023】
インバータ2の出力部には、論理積回路であるAND回路3の一方の接続部が接続されており、このAND回路3の他方の接続部には、システムクロックなどのクロック信号CLKが入力されている。このクロック信号CLKは、前述した個々の論理ブロックLBにも供給されている。
【0024】
また、AND回路3の出力部には、インバータ(遅延回路)4の入力部が接続され、このインバータ4の出力部には、インバータ(遅延回路)5の入力部が接続されている。そして、これらインバータ2、AND回路3、インバータ4,5によって遅延部が構成されている。
【0025】
さらに、インバータ5の出力部には、フリップフロップ(信号同期部)6のクロック端子CKが接続されている。このフリップフロップ6は、リセット付きエッジトリガ型から構成されている。
【0026】
フリップフロップ6のリセット端子Rには、リセット信号RTが入力されるように接続されており、フリップフロップ6のデータ端子Dには、ゲートアレイの動作電圧である電源電圧VDDが供給されている。
【0027】
また、フリップフロップ6のデータ出力部Qは、リセットを必要とする論理ブロックLBのリセット信号入力部と接続されており、このデータ出力部Qから出力される信号が論理ブロックLBのリセット信号(遅延リセット信号)DRTとして供給される。
【0028】
次に、本実施の形態の作用について図1および図2のタイミングチャートを用いて説明する。
【0029】
図2のリセット信号解除回路1におけるタイミングチャートは、上方から下方にかけて、クロック信号CLK、外部入力されるリセット信号RT、リセット信号解除回路1におけるノードa(インバータ5の出力部)、フリップフロップ6のデータ出力部Qにおけるそれぞれの信号タイミングを示している。
【0030】
ゲートアレイにリセットがかけられる場合、Hi信号のリセット信号RT、すなわち、アクティブのリセット信号が入力され、インバータ2の出力部からは、その反転信号であるLo信号が出力される。
【0031】
AND回路3の一方の接続部には、Lo信号が入力されるので、AND回路3の出力は、AND回路3の他方の接続部が、Lo信号でもHi信号であってもLo信号出力となり、フリップフロップ6のクロック端子CKにはLo信号が入力される。また、フリップフロップ6のリセット端子Rには、リセット信号RTが入力されるのでHi信号が入力され、フリップフロップ6のデータ出力部QはLo信号出力となっており、論理ブロックLBはリセット状態となっている。
【0032】
そして、リセット信号RTが解除、すなわち、Hi信号からLo信号への遷移とクロック信号CLKがHi信号からLo信号への遷移とが同時に行われた場合、フリップフロップのリセット端子Rには、Lo信号のリセット信号RTが入力される。
【0033】
一方、AND回路3の一方の入力部には、インバータ2によって反転されたHi信号が入力されるので、AND回路3の出力からはクロック信号CLKに同期したクロック信号が出力され、ノードa、すなわち、クロック端子CKには、インバータ4,5によって遅延されたクロック信号(遅延クロック信号)DCKが入力される。
【0034】
クロック端子CKにクロック信号DCKのHi信号が入力されると、データ端子Dには、電源電圧VDDが供給されているので、フリップフロップ6のデータ出力部Qから非アクティブのHi信号(遅延リセット信号)が出力され、論理ブロックLBのリセットが解除されることになる。
【0035】
それにより、本実施の形態1によれば、リセット信号解除回路1を設けることによって、リセット信号RTの解除とクロック信号CLKの立ち上がりとが同時になっても、リセット信号RTが解除されてから一定時間遅延した後にクロック信号DCKに同期して論理ブロックLBに入力しているリセット信号DRTを解除するので、論理ブロックLBに設けられたフリップフロップのメタステーブル状態を確実に防止することができる。
【0036】
また、リセット信号解除回路1によって、論理ブロックLB内におけるフリップフロップのメタステーブル状態を防止する回路を簡単に構成することができるので、ゲートアレイを低消費電力化でき、かつチップレイアウトを小面積化することができる。
【0037】
(実施の形態2)
図3は、本発明の実施の形態2によるゲートアレイに設けられたリセット信号解除回路の回路図である。
【0038】
本実施の形態2においては、ゲートアレイにリセット信号解除回路(リセット信号解除手段)1aが設けられている。このリセット信号解除回路1aは、インバータ7、論理積回路であるAND回路8、インバータ(遅延回路)9,10ならびにフリップフロップ(信号同期部)11によって構成されている。
【0039】
そして、これらインバータ7、AND回路8およびインバータ9,10によって遅延部が構成されている。また、フリップフロップ11は、リセット端子が設けられていない、エッジトリガ形フリップフロップとなっており、電源投入時にLo信号を保持する。
【0040】
インバータ7入力部には、外部入力されるリセット信号RTが入力され、このインバータ7の出力部には、AND回路8の一方の接続部ならびにフリップフロップのデータ端子Dが接続されている。
【0041】
AND回路8の他方の接続部には、システムクロックなどのクロック信号CLKが入力されている。このクロック信号CLKは、前述した個々の論理ブロックLBにも供給されている。
【0042】
また、この場合にも外部入力されるリセットは、入力されるリセット信号RTがHi信号時にリセットとなる、いわゆる、アクティブHiとなっており、Lo信号の場合には非アクティブであり、このリセット信号RTは、クロック信号CLKとは非同期となっている。一方、ゲートアレイに設けられた各々の論理ブロックLBは、Lo信号においてリセットとなるアクティブLoとなっている。
【0043】
さらに、AND回路8の出力部には、インバータ9の入力部が接続され、このインバータ9の出力部には、インバータ10の入力部が接続されている。そして、インバータ10の出力部には、フリップフロップ11のクロック端子CKが接続されている。フリップフロップ11のデータ出力部Qは、リセットを必要とする論理ブロックLBのリセット信号入力部に接続されており、リセット信号DRTとして供給される。
【0044】
次に、本実施の形態におけるリセット信号解除回路1aの動作について説明する。
【0045】
まず、リセット信号がHi信号の場合、フリップフロップ11のデータ端子Dとクロック端子CKとは、いずれもLo信号Lo信号入力となるのでフリップフロップ11のデータ出力端子Qは、Lo信号出力が保持された状態となり、リセットを必要とする論理ブロックLBのリセット端子には、Lo信号が入力されている。ここで、論理ブロックLBは、リセット信号、すなわち、フリップフロップ11のデータ出力端子Qの信号がLo信号の場合にリセットなるアクティブLoとなっている。
【0046】
そして、外部入力されたリセット信号RTが解除、すなわち、Hi信号からLo信号へ遷移するとフリップフロップ11のデータ端子Dには、Hi信号が入力され、クロック端子CKには、インバータ9,10によって一定時間遅延されたクロック信号DCKが入力される。
【0047】
この際に、クロック信号CLKがLo信号からHi信号への遷移とリセット信号RTの解除とが同時になっても、フリップフロップ11のデータ出力部Qから出力されるリセット信号DRTは、一定時間遅延した後、Hi信号からLo信号、すなわち、アクティブから非アクティブの信号に遷移することになる。
【0048】
それにより、本実施の形態2でも、リセット信号解除回路1aを設けることによって、セット信号RTが解除されてから一定時間遅延した後にクロック信号DCKに同期して論理ブロックLBに入力しているリセット信号DRTを解除するので、リセット信号RTの解除とクロック信号CLKの立ち上がりとが同時になってもフリップフロップ11のメタステーブル状態を確実に防止することができる。
【0049】
また、リセット信号解除回路1aによって、フリップフロップ11のメタステーブル状態を防止する回路を簡単に構成することができるので、ゲートアレイを低消費電力化でき、かつチップレイアウトを小面積化することができる。
【0050】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0051】
たとえば、前記実施の形態1,2においては、ゲートアレイにリセット信号解除回路を設けた場合について記載したが、このリセット信号解除回路は、マイクロコンピュータなどのCMOS(Complementary Metal Oxide Semiconductor)ロジックにより構成され、クロック信号と非同期のリセット信号が入力される様々な半導体集積回路装置に設けることにより、該半導体集積回路装置を低消費電力で安定して動作させることができる。
【0052】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0053】
(1)本発明によれば、リセット信号解除手段によって、リセット信号がアクティブから非アクティブに遷移した際に、一定時間遅延した後に論理ブロックに入力しているリセット信号を解除するので、リセット信号がどのようなタイミングで非アクティブとなっても論理ブロックのメタステーブル状態を確実に防止することができる。
【0054】
(2)また、本発明では、リセット信号解除手段をインバータ、論理積回路、遅延回路ならびにフリップフロップからなる簡単な回路によって構成することにより、消費電力を大幅に低減でき、半導体チップレイアウトも面積も小面積化することができる。
【0055】
(3)さらに、本発明においては、上記(1)、(2)により、半導体集積回路装置それ自体を低消費電力化ならびに小型化しながら、動作の安定化を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1によるゲートアレイに設けられたリセット信号解除回路の回路図である。
【図2】本発明の実施の形態1によるリセット信号解除回路の信号タイミングチャートである。
【図3】本発明の実施の形態2によるゲートアレイに設けられたリセット信号解除回路の回路図である。
【符号の説明】
1,1a リセット信号解除回路(リセット信号解除手段)
2 インバータ
3 AND回路
4 インバータ(遅延回路)
5 インバータ(遅延回路)
6 フリップフロップ(信号同期部)
7 インバータ
8 AND回路
9,10 インバータ(遅延回路)
11 フリップフロップ(信号同期部)
LB 論理ブロック
CK クロック端子
R リセット端子
D データ端子
Q データ出力部
RT リセット信号
CLK クロック信号
DCK クロック信号(遅延クロック信号)
DRT リセット信号(遅延リセット信号)
VDD 電源電圧
Claims (4)
- 外部端子からクロック信号と非同期のリセット信号が入力される半導体集積回路装置であって、
リセット信号がアクティブから非アクティブに遷移した際に、クロック信号を所定の時間だけ遅延させた遅延クロック信号を生成する遅延部と、
前記遅延部に生成された遅延クロック信号に同期した非アクティブの遅延リセット信号を生成し、リセットの必要なそれぞれの論理ブロックに出力する信号同期部とよりなるリセット信号解除手段を備えたことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記遅延部が、リセット信号を反転して出力するインバータと、前記インバータから出力される信号とクロック信号との論理積演算を行う論理積回路と、前記論理積回路から出力された信号を遅延して遅延クロック信号を出力する遅延回路とよりなり、
前記信号同期部が、前記遅延回路から出力された遅延クロック信号に同期した非アクティブの遅延リセット信号を出力するフリップフロップよりなることを特徴とする半導体集積回路装置。 - 請求項2記載の半導体集積回路装置において、前記フリップフロップが、リセット付きエッジトリガ型よりなり、データ端子に電源電圧が供給され、リセット端子にリセット信号が入力され、クロック端子に前記遅延部から出力される遅延クロック信号が入力される構成よりなることを特徴とする半導体集積回路装置。
- 請求項2記載の半導体集積回路装置において、前記フリップフロップが、リセットなしエッジトリガ型よりなり、データ端子に前記インバータから出力される信号が入力され、クロック端子に前記遅延部から出力される遅延クロック信号が入力される構成よりなることを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11109298A JP3626343B2 (ja) | 1998-04-21 | 1998-04-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11109298A JP3626343B2 (ja) | 1998-04-21 | 1998-04-21 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11307641A JPH11307641A (ja) | 1999-11-05 |
JP3626343B2 true JP3626343B2 (ja) | 2005-03-09 |
Family
ID=14552187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11109298A Expired - Fee Related JP3626343B2 (ja) | 1998-04-21 | 1998-04-21 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3626343B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101998587B1 (ko) * | 2018-03-07 | 2019-07-10 | (주)에이디테크놀로지 | 제어신호와 입력신호의 동시 전이에 따른 출력 오류를 방지하는 래치 회로 |
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- 1998-04-21 JP JP11109298A patent/JP3626343B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH11307641A (ja) | 1999-11-05 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040326 |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040326 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041005 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041202 |
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R150 | Certificate of patent or registration of utility model |
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